一种用于RFID的数据编码方法

在无源RFID系统中，为使标签从来自阅读器的信号中获得更多的能量，提出一种新的数据编码方法，即改进的Manchester编码。它的主要改进之处在于在一个码元周期内增加了高电平的持续时间；它同时保留了易于同步和提取时钟的优点。但该编码在提高信号能量的同时，展宽了频谱。     

基于FPGA的数字信号传输性能分析仪的设计与实现

系统采用ALTERA公司生产的EP3C25Q240C8现场可编程门阵列作为控制核心,以PS2键盘输入曼彻斯特编码时钟频率和改进型计数方式,实现了数据率10~1×106b/s的连续可调.此外,在数字信号分析部分实现了曼彻斯特编码同步时钟信号的提取,实时刷新所提取的同步时钟信号可以用来触发叠加噪音后的曼彻斯特编码.眼图显示采用数字示波器,并可通过观察眼图来分析信道传输性能.经测试表明,系统能准确地显示眼图.     

一种用于RFID能量有效的数据编码及其时钟提取

为使标签获得更多能量,提出了一种新的用于无源RFID系统的能量有效的数据编码方法．它在一个码元周期内采用可调的非对等的高低电平持续时间,使高电平持续时间更多．性能分析结果表明,在40kb／s的典型速率下,该编码使得阅读器到标签的基带信号携带的能量最多可高于Manchester编码84％;在非相干解调的ASK系统中,与Manchester编码具有相同的误码性能．针对该编码,同时还提出了一种新的用于无源标签的快速同步时钟提取方案．采用IIR带通滤波器与锁相环相结合的形式,保留了传统锁相环精准的优点,特别是IIR滤波器的反馈特性,使有部分数据丢失情况下也能快速提取同步．该方案在有10个码元丢失的情况下,仍可保持同步输出;该性能与滤波器参数相关．     

CAVLC熵编码器的FPGA高效实现

针对H.264标准中基于上下文自适应可变长编码(CAVLC)算法运算复杂度高、不易于实时实现的问题,提出了CAVLC熵编码算法的高效实现体系结构．该设计实现了对宏块数据经分解后的块流中不同类型数据块的编码,克服了传统方案中只能处理一种类型数据块的局限;提出在上游模块采用逆锯齿扫描替代锯齿扫描以省去逆序操作,在不增加上游模块运算量的同时提高了CAVLC模块的效率．现场可编程门阵列(FPGA)验证结果表明,该体系结构的编码系统时钟可达147.78MHz,编码的首次延迟为32个时钟周期,吞吐延迟为16个时钟周期,可以满足高清、实时应用的编码要求．     

一种防窃听的随机网络编码

针对应用随机网络编码进行文件传输时的安全问题,提出了一种防窃听的网络编码算法．应用该算法,窃听者得不到关于信源的任何有意义的信息,称之为弱安全．该算法通过舍弃少量带宽使得随机网络编码能以很高的概率达到弱安全性的要求．另外,当信源和信宿共享有秘密信道时,秘密信道编码算法达到弱安全性要求的概率为1,且能达到网络的最大流．该编码算法仅是在原随机编码体制的基础上对信源和信宿进行了改变,中间节点编码保持不变．     

联合多元信道编码调制-网络编码方案

为了使协作中继通信系统在有效性和可靠性之间获得较好的折中,提出一种新型的联合多元信道编码调制-网络编码一体化设计方案,即多元低密度奇偶校验码(low-density parity-check codes,LDPC)-比特交织编码调制(bit interleaved coded modulation,BICM)-网络编码方案。该方案将多元信道编码调制技术与网络编码技术在中继节点相结合,译码时考虑到序列的相关性,采用联合迭代相关译码算法,在保证系统的有效性的同时,提高了系统的可靠性。仿真结果表明:联合多元信道编码调制-网络编码方案与无中继系统、信源不相关的多元LDPC-BICM系统相比,均可获得较好编码增益,大幅度提高了系统的可靠性。     

高性能EBCOT编码加速算法及其实现结构

提出了具有零系数检测并行处理的EBCOT编码算法及硬件实现结构．通过分析JPEG2000中小波变换系数的精度分布,指出在变换系数中存在3种不同的零系数模式--零列、零条带和零码块,并且在EBCOT编码结构中,可以同时获得每一个位平面及对应编码过程的编码信息,所以位平面与编码过程可以全并行处理．基于以上分析,给出了高速处理EBCOT软件算法和VLSI结构．理论分析和软硬件实验结果表明,具有零系数检测机制的位平面与编码过程全并行处理所需的时钟周期最少,综合最高时钟频率可达79.466MHz,对于1024×1024的灰度图像处理速度可达79帧/秒．     

W-CDMA系统中维特比译码器的FPGA实现

W-CDMA系统中采用约束长度为9的卷积编码作为信道编码方案之一,维特比译码器是被一种人们广泛采用的卷积编码的解码器;本文通过分析卷积编码及维特比译码的过程,介绍一种适合WCDMA系统中软判决维特比译码器实现的硬件结构。     

基于F-P滤波器的多波长时钟提取

提出一种简单的全光单一链路的多波长时钟同时提取方案。利用Fabry-Perot(F-P)滤波器对波分复用(WDM)系统中多波长的归零(RZ)码信号进行时钟提取,滤波器后面接半导体光放大器(SOA)对F-P滤波器提取出的时钟进行整形处理,通过实验证实了用F-P滤波器对两路不同波长的10 Gbps信号时钟提取的可行性以及同一SOA同时处理双波长时钟的能力,两路提取时钟的单边带相位噪声分别达到-82.815和-83.072dBc/Hz@10 kHz。     

一种高效的H.264 CABAC解码器的VLSI结构

提出一种H．264／AVC中基于上下文的自适应二进制算术编码（CABAC）解码器的硬件设计方法．在采用并行结构的基础上．给出了一种高效的VLS1实现方案．采用两级有限状态机结构控制宏块解码过程，共通过对残差系数存储器的定时清零解决了数据存储耗时的问题，大大降低了解码控制的复杂度．从而提高解码速度．达到每1至2个时钟解出1比特．仿真结果表明，该方案能满足H.264／AVC main profile CIF 30fps实时解码的要求．