低功耗RS-485总线HDLC控制器的ASIC设计

文章给出了基于RS-485总线专用HDLC控制器的ASIC设计.此设计采用CMOS工艺.该芯片为电池供电系统中的专用电路,因此,低功耗是设计中一个主要考虑的因素.设计采用了时钟悬挂技术和处理单元共享,以减小芯片面积,减少动态功耗,显示出ASIC在工程设计中的优越性.     

65纳米工艺下逻辑综合阶段的低功耗策略

纳米工艺下ASIC芯片的功耗问题将成为未来设计的瓶颈。本文以SD卡Flash控制芯片为例,研究65纳米工艺下逻辑综合阶段降低功耗的手段及措施,分析这些手段对功耗的影响,最终确定最佳低功耗策略,并经流片验证该低功耗策略有效。     

FPGA与ASIC技术的融合

在设计下一代便携产品时,采用价格高、功耗大和使用容易、灵活的FPGA（现场可编程门阵列）,还是相对便宜小型、功耗低的ASIC？答案是兼有FPGA和ASIC二者。目前,ASIC与PLD的选择很简单。只要计算一下ASIC的成本,包括NRE（一次性工程费用）和芯片成本,将所得结果与可编程器件相比较就可作出结论。对于便携产品,还须权衡ASIC的功耗、尺寸优势与可编程器件的柔性等。但是,随着产品性能要求的变化、芯片复杂性的上升、产品设计周期的缩短和硅技术与软件技术的进步,ASIC与可编程器件的选择趋于复杂化。因为可编程器件变得…     

一种低功耗的无线对讲系统芯片组

介绍一种用于无线对讲系统的低功耗芯片组。当芯片有三个节点连接到网络中时平均功耗只有13mw。集成商业IP的两块ASIC芯片，实现了协议栈的数字部分。在定义协议栈和通信算法，选择结构和最小化功耗时用到了一种高层设计方法。     

60 Gbit/s宽带电路交换ASIC芯片设计

文章提出了一种60 Gbit/s宽带电路交换专用集成电路(ASIC)芯片的设计实现方案.针对设计芯片速度快、规模大和功耗大等特点,给出了采用流水线设计思想和优化结构处理技术的电路设计解决方案.同时还给出了采用现场可编程门阵列(FPGA)芯片对设计电路进行功能验证的结果和ASIC流片的基本数据.     

LCoS彩色时序控制器的ASIC设计

本文介绍了LCoS彩色时序控制器的原理和实现方法,采用全定制设计技术进行了该控制器电路的ASIC芯片设计,该芯片功能正确,功耗较低,可靠性强。     

用“芯”捍卫信息安全——SSX04模幂乘密码算法协处理器

SSX04模幂乘密码算法协处理器,是深圳中兴集成电路设计责任有限公司集中了包括多名密码学专家、信息安全专家及ASIC专家研制开发的,具有自主知识产权的一款用于大数模幂乘运算的高性能协处理器芯片。SSX04的诞生,填补了我国商用密码产品在公开密钥加密算法ASIC芯片上的空白。SSX04采用先进的0.25μm流片工艺,PQFP封装,具有体积小、功耗低、性能高、接口灵活、操作简便等特点,可用于公钥加密、大数运算、数字签名,并     

Altera的HardCopyStratix瞄准ASIC市场

Altera公司将目光投向200亿美元的ASIC市场,宣布推出新款HardCopy StratixTM器件系列。比早前推出的0.15mm工艺的HardCopy APEX系列,HardCopy Stratix采用0.13mm工艺,逻辑单元的尺寸更小,成本也降低了30%。其速度比Stratix FPGA平均快50%,功耗降低40%,引脚兼容Stratix FPGA,可以满足客户对ASIC产品的性能与功耗要求。通常情况下,专用集成电路(ASIC)是大批量高性能应用系统的理想方案。然而,随着芯片工艺制程的不断前进, ASIC的开发成本也大幅度增加,投片一次的费用由0.25mm工艺的5~10万美元骤升至0.13mm、90nm工艺的上百万…     

SDR-3000与软件无线电的可重配置性设计

详细介绍了SDR-3000的系统结构、软件工具及其相关库。以此为基础，针对软件无线电的可重配置性设计，比较了FPGA，DSP，ASIC等不同芯片的可编程性、性能、集成度及功耗，SDR的框架设计给出了若干建议。     

通用视频输出控制器IP核的低功耗设计

随着芯片的集成度越来越高,芯片的功耗成为芯片设计中越来越重要的优化参数。设计了一种可应用于视频处理芯片、多媒体手持设备、嵌入式SoC等系统中的视频输出控制器。设计中通过多种工艺无关的低功耗设计技术优化控制器的动态功耗。首先分析各子模块的工作频率,降低低速子模块的工作时钟,然后通过添加门控时钟单元降低时钟的翻转次数。应用Design Compiler[1]进行工程的功耗分析,结果表明设计中使用的低功耗设计方法有效降低了模块的动态功耗。     

无线局域网中的OFDM收发器ASIC及其设计

本文介绍了目前越来越普及的无线局域网中的正交频分复用(Orthogonal Frequency Division Muhiplex)收发器专用集成电路ASIC芯片的设计和实现。在简要综述了应用于无线局域网收发器技术的ASIC结构和工作原理后，着重分析了其基于面向对象的设计方法，并且给出了实际OFDM收发器ASIC设计中需要关注的几个问题。采用C 语言实现的高层次ASIC设计EDA工具，可以对芯片的算法和结构进行快速仿真验证，简化了OFDM收发器等运算密集型ASIC的设计。     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

OFDM系统中FFT处理器芯片的设计

针对OFDM系统中FFT处理器的设计要求,选用4442混合基,按频率提取算法,设计128点高效FFT处理器.采用改进的基-4算法、乒乓RAM设计思想及流水线结构,使FFT处理器各个部分时序紧密配合,硬件和功耗得到优化.该ASIC采用SMIC CMOS 0.18 μm 1P5M工艺实现,结果满足时序和制造工艺要求,达到以下指标:工作频率66 MHz,芯片面积5.2075 mm2,功耗354.728 mW.     

高密度降压变换器的简化设计

引言现今网络及电信设备中微处理器及ASIC的功能繁多，它们所负责的工作也越来越不同，因此需要增加不同的工作电压。随着ASIC产品种类增加，芯片各部分为达到所需的性能而采用不同的芯片工艺设计及生产，而不同的工艺需要不同的工作电压。如有些器件是双逻辑的，就是说一个器件需要两个独立的电源，为两个不同电压的IC提供电源。以下几点是决定现今网络及通讯设备电源要求的驱动因素：* 更低电压的分布式供电结构(DPA)* 需要严格上电次序及跟踪控制的双逻辑ASIC及微处理器* 日益增加的带宽和信息处理容量* 放置电源解决方案的板空间…     

混合信号ASIC的市场与技术

半导体产品的总目标是以更小的尺寸、更低的成本和更小的功耗，获得更高的质量与性能。从设计角度来看，它的总趋势是正在以各种宏模块代替分离的芯片，混合信号ASIC便是这一总趋势下的必然产物。     

一种电子系统认证芯片的电源规划

为了对所开发的电子产品进行保护,采用ASIC的方法设计基于硬加密技术的电子系统认证芯片。在后端物理设计中,为了使最终的芯片实现面积优化且满足功耗、时序等要求,采用预设计的方法对芯片进行功耗预估与布线拥塞分析。根据分析结果提高了芯片利用率,并针对预设计中存在的电压降（IR Drop）违规进行了详细的电源规划．包括全局电源网络的连接、电源环和电源条的设计．最终满足了功耗要求,实现了时序收敛以及面积优化。     

电信应用基于FPGA的功耗优化解决方案

引言 针对中心机房功耗越来越大的问题，某些电信运营商制定了采购设备功耗每年降低20％的目标。半导体是功耗问题的关键所在，其解决方法是重新设计芯片实施和交付方案，而最新一代FPGA可以说是主要的推动力量。通过采用基于40nm的半导体最新制造工艺以及创新方法来优化这些复杂的器件，设计人员能够在单芯片中集成更多的功能。这不但降低了总功耗，而且还可以降低后续工艺节点每一相应功能的功耗。     

ASIC 技术在长线列TDI 红外探测器中的应用

针对长线列红外时间延迟积分(TDI, Time Delay Intergration)探测系统面临通道多、噪声大、体积大、质量重、功耗大等问题,提出了利用专用集成电路(ASIC, Application Specific Integrated Circuit)方法解决长线列红外TDI探测读出电路中面临的问题。通过实现由一款全定制ASIC芯片(8路红外信号调理芯片)和红外TDI探测器构建的红外探测扫描成像系统验证ASIC芯片可以解决长线列红外TDI探测系统中所面临的上述问题,整个系统噪声为1.42 mV,功耗为0.72 W。实现了读出电路的高集成化,减少设计复杂度和工作量,为微型化、小型化航天遥感卫星研发提供技术支持和实践基础。     

一种高效时钟树综合实现方法

针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。     

从模式I2C总线接口电路设计及其VLSI实现

提出了一种从模式的I^2C总线接口电路，该接口电路实现了对可变参数ASIC芯片的配置。该电路的设计使得可配置的ASIC芯片中参数配置所需要的芯片管脚大大减少。该方案已通过行为仿真和综合后门级时序仿真，并且用无锡上华0.6μmCMOS工艺实现。