采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了CoSi2SALICIDE结构对CMOS/SOI器件和电路抗γ射线总剂量辐照特性的影响.通过与多晶硅栅器件对比进行的大量辐照实验表明,CoSi2SALICIDE结构不仅可以降低CMOS/SOI电路的源漏寄生串联电阻和局域互连电阻,而且对SOI器件的抗辐照特性也有明显的改进作用.与多晶硅栅器件相比,采用CoSi2 SALICIDE结构的器件经过辐照以后,器件的阈值电压特性、亚阈值斜率、泄漏电流、环振的门延迟时间等均有明显改善.由此可见,CoSi2SALICIDE技术是抗辐照加固集成电路工艺的理想技术之一.     

非规则栅结构PD CMOS/SOI器件SPICE模型参数分析

针对抗辐照设计中特殊非规则条栅栅结构的CMOS/SOI器件,分析其SPICE模型参数,对源漏电阻、电容、体接触电阻等其他模型参数作出调整,建立非标准器件的完整精确模型.设计制作了多种不同非标准栅结构的PD CMOS/SOI 晶体管,并采用新的SPICE模型参数来模拟这些器件.模拟数据和试验数据具有很好的一致性,证明所建立的模型具有较高精度,适合抗辐照电路设计应用.     

环栅结构CMOS/SOI器件SPICE模型研究

建立了环栅结构的CMOS/SOI器件的SPICE模型,可以对抗辐照设计中环栅结构的CMOS/SOI器件计算其等效宽长比,将环栅器件转换为等效宽度和长度的条栅器件;以及对体接触电阻等其他受影响的SPICE模型参数做出调整,使其电学特性模拟达到最准确精度.模拟数据和试验数据具有很好的一致性,证明所建立的模型具有较高的精度.     

薄膜全耗尽SOI CMOS器件和电路

对全耗尽SOI(FD SOI)CMOS器件和电路进行了研究,硅膜厚度为70nm.器件采用双多晶硅栅结构,即NMOS器件采用P+多晶硅栅,PMOS器件采用N+多晶硅栅,在轻沟道掺杂条件下,得到器件的阈值电压接近0.7V.为了减小源漏电阻以及防止在沟道边缘出现空洞(Voids),采用了注Ge硅化物工艺,源漏方块电阻约为5.2Ω/□.经过工艺流片,获得了性能良好的器件和电路.其中当工作电压为5V时,0.8μm 101级环振单级延迟为45ps.     

薄膜全耗尽SOICMOS器件和电路

对全耗尽 SOI(FD SOI) CMOS器件和电路进行了研究 ,硅膜厚度为 70 nm.器件采用双多晶硅栅结构 ,即NMOS器件采用 P+多晶硅栅 ,PMOS器件采用 N+多晶硅栅 ,在轻沟道掺杂条件下 ,得到器件的阈值电压接近0 .7V.为了减小源漏电阻以及防止在沟道边缘出现空洞 (V oids) ,采用了注 Ge硅化物工艺 ,源漏方块电阻约为5 .2Ω /□ .经过工艺流片 ,获得了性能良好的器件和电路 .其中当工作电压为 5 V时 ,0 .8μm 10 1级环振单级延迟为 45 ps     

采用CoSi2 SALICIDE结构CMOS/SOI器件辐照特性的实验研究

讨论了ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构对ＣＭＯＳ／ＳＯＩ器件和电路抗γ射线总剂量辐照特性的影响。通过与多晶硅栅器件对比进行的大量辐照实验表明,ＣｏＳｉ２ＳＡＬＩＣＩＤＥ结构不仅可以降低ＣＭＯＳ／ＳＯＩ电路的源漏寄生串联电阻和局域互连电阻,而且对ＳＯＩ器件的抗辐照特性也有明显的改进作用。     

一种新型抗辐照SOI隔离结构

制备了一种新型抗辐照SOI隔离结构,它包含了薄SiO2/多晶硅/SiO2多层膜.利用这种结构制备的SOI器件在经受3×105rad(Si)的辐照后亚阈值特性未发生明显变化,漏电流也无增加,说明其抗辐照性能优于传统的LOCOS隔离结构.     

全耗尽CMOS/SOI工艺

对全耗尽CMOS/SOI工艺进行了研究,成功地开发出成套全耗尽 CMOS/SOI抗辐照工艺.其关键工艺技术包括:氮化H2-O2合成薄栅氧、双栅和注Ge硅化物等技术.经过工艺投片,获得性能良好的抗辐照CMOS/SOI器件和电路(包括101级环振、2000门门海阵列等),其中,nMOS:Vt=0.7V,Vds=4.5～5.2V,μeff=465cm2/(V*s),pMOS:Vt=-0.8V,Vds=-5～-6.3V,μeff=264cm2/(V*s).当工作电压为5V时,0.8μm环振单级延迟为45ps.     

全耗尽CMOS/SOI工艺

对全耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套全耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :氮化 H2 - O2 合成薄栅氧、双栅和注 Ge硅化物等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、2 0 0 0门门海阵列等 ) ,其中 ,n MOS:Vt=0 .7V,Vds=4 .5～ 5 .2 V,μeff=4 6 5 cm2 / (V· s) ,p MOS:Vt=- 0 .8V ,Vds=- 5～ - 6 .3V,μeff=2 6 4 cm2 / (V· s) .当工作电压为 5 V时 ,0 .8μm环振单级延迟为 4 5 ps     

提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上,提出了提高SOI器件和电路性能的技术途径.体接触是防止浮体效应的最好方法;正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要;SOI器件栅电极的选取严重影响器件的性能;源区的浅结有助于减小寄生npn双极晶体管的电流增益;而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用.研究发现,采用综合加固技术的nMOS器件,抗总剂量的水平可达1×106rad(Si).     

提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上,提出了提高SOI器件和电路性能的技术途径.体接触是防止浮体效应的最好方法;正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要;SOI器件栅电极的选取严重影响器件的性能;源区的浅结有助于减小寄生npn双极晶体管的电流增益;而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用.研究发现,采用综合加固技术的nMOS器件,抗总剂量的水平可达1×106rad(Si).     

提高SOI器件和电路性能的研究

在分析SOI器件的浮体效应、击穿特性、背栅阈值、边缘漏电、ESD及抗辐照特性的基础上，提出了提高SOI器件和电路性能的技术途径. 体接触是防止浮体效应的最好方法；正沟道和背沟道的BF2/B离子注入可以分别满足阈值和防止背栅开启的需要；SOI器件栅电极的选取严重影响器件的性能； 源区的浅结有助于减小寄生npn双极晶体管的电流增益；而自对准硅化物技术为SOI器件优良特性的展现发挥了重要作用. 研究发现，采用综合加固技术的nMOS器件，抗总剂量的水平可达1E6rad(Si).     

一种新型抗辐照SOI隔离结构

制备了一种新型抗辐照SOI隔离结构，它包含了薄SiO2/多晶硅/SiO2多层膜．利用这种结构制备的SOI器件在经受3×１０~5rad(Si)的辐照后亚阈值特性未发生明显变化，漏电流也无增加，说明其抗辐照性能优于传统的LOCOS隔离结构．     

SOI CMOS器件研究

利用0.35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术(SOI)互补金属氧化物半导体(FD SOI CMOS)器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源/漏(LDD)结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应(SCE)和漏感应势垒降低效应(DIBL);突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

体硅衬底上的CMOS Fin FET

介绍了一种制作在普通体硅上的 CMOS Fin FET.除了拥有和原来 SOI上 Fin FET类似的 Fin FET结构 ,器件本身在硅衬底中还存在一个凹槽平面 MOSFET,同时该器件结构与传统的 CMOS工艺完全相容 ,并应用了自对准硅化物工艺 .实验中制作了多种应用该结构的 CMOS单管以及 CMOS反相器、环振电路 ,并包括常规的多晶硅和 W/Ti N金属两种栅电极 .分析了实际栅长为 110 nm的硅基 CMOS Fin FET的驱动电流和亚阈值特性 .反相器能正常工作并且在 Vd=3V下 2 0 1级 CMOS环振的最小延迟为 14 6 ps/门 .研究结果表明在未来 VL SI制作中应用该结构的可行性     

多晶硅部分剥离技术对抗辐照VDMOS动态特性的影响

在考虑VDMOS器件的抗辐照特性时,为了总剂量辐照加固的需求,需要减薄氧化层的厚度,然而,从VDMOS器件的开关特性考虑,希望栅氧化层厚度略大些。本文论证了在保证抗辐照特性的需求的薄氧化层条件下,采用漂移区多晶硅部分剥离技术以器件动态特性的可行性,研究了该结构对器件开启电压、击穿电压、导通电阻、寄生电容、栅电荷等参数的影响,重点研究了漂移区多晶硅窗口尺寸对于VDMOS动态特性的影响。模拟结果显示,选取合理的多晶硅尺寸,可以降低栅电荷Qg,减小了栅-漏电容Cgd,减小器件的开关损耗、提高器件的动态性能。     

注F~+加固CMOS/SOI材料的抗辐射研究

向SIMOX材料的SiO2埋层或Si/SiO2界面注入170 keV F+,进而制成CMOS/SOI材料,采用60Co g 辐射器辐照并测量材料的I-V特性。结果表明:向CMOS/SOI材料埋层注入F+离子,能提高CMOS/SOI材料的抗电离辐照性能。而且,注入F+的剂量为11015cm2时,材料的抗辐照能力较强。这对制作应用于电离辐射环境的COMS/SOI器件极其有益。     

0.8 μm PDSOI CMOS器件和环振电路研究

研究了0.8μm部分耗尽绝缘体上硅(PDSOI)CMOS器件和电路,开发出成套的0.8μmPDSOI CMOS工艺.经过工艺投片,获得了性能良好的器件和电路.其中,当工作电压为5 V时,基于浮体SOI CMOS技术的0.8μm 101级环振单级延时为49.5 ps;基于H型栅体引出SOI CMOS技术的0.8μm 101级环振单级延时为158 ps.同时,对PDSOI CMOS器件的特性,如浮体效应、背栅特性、反常亚阈值斜率、击穿特性和输出电导变化等进行了讨论.     

SOI CMOS器件研究

利用0．35μm工艺条件实现了性能优良的小尺寸全耗尽的器件硅绝缘体技术（SOI）互补金属氧化物半导体（FD SOI CMOS）器件,器件制作采用双多晶硅栅工艺、低掺杂浓度源／漏（LDD）结构以及突起的源漏区。这种结构的器件防止漏的击穿,减小短沟道效应（SCE）和漏感应势垒降低效应（DIBL）;突起的源漏区增加了源漏区的厚度并减小源漏区的串联电阻,增强了器件的电流驱动能力。设计了101级环形振荡器电路,并对该电路进行测试与分析。根据在3V工作电压下环形振荡器电路的振荡波形图,计算出其单级门延迟时间为45ps,远小于体硅CMOS的单级门延迟时间。     

伽马射线辐照总剂量对CMOS／SIMOX器件的影响

我们把用SIMOX工艺所形成的纵向隔离结构和新开发的横向隔离结构结合起来,研制出抗辐照CMOS/SIMOX器件。 n沟MOSFET的纵向隔离由多层高浓度氧掺杂多晶硅和埋层二氧化硅组成,横向隔离由多层薄的侧壁二氧化硅、侧壁多晶硅和厚的场二氧化硅组成。p沟MOSFET的纵向隔离结构与n沟MOSFET相同,但其横向隔离中没有侧壁多晶硅层,而是使用厚的场二氧化硅层。高浓度氧掺杂多晶硅和侧壁多晶硅层用来屏蔽被俘获在埋层二氧化硅和场二氧化硅中的辐照感生正电荷。利用这些隔离结构和薄栅二氧化硅层开发的CMOS/SIMOX器件,即使在经受2Mrad(Si)的~(60)Co伽马射线辐照之后,仍具有良好的工作特性。