实用计数器的VHDL与Verilog HDL行为建模对比研究

EDA是数字电子电路设计的一种重要方法。在EDA设计过程中,使用HDL对电路进行建模,是一种常用的方法,HDL模型也成为了EDA设计输入的一种重要的方式。目前,使用较为广泛的HDL包括有：VHDL和Verilog HDL。计数器是一种被经常使用的数字电路,很多设计都会把计数器作为电路模块进行引用。因此,研究使用VHDL和Verilog HDL的行为描述语句实现实用计数器的方法,对于更好地使用HDL开展数字电子电路设计有一定的指导意义。     

高质量七倍分频电路的设计与实现

提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案,并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比,该设计不仅可以节省器件资源,而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下,分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证,结果显示该方案合理可行。     

HMAC􀀁MD5 算􀀂法的硬件实现

信息安全体系中的消息验证是一个非常重要的方面。采用以散列函数为基础的消息验证编码是其中的一种重要方法。现提出了硬件实现一种以MD5算法为基础的消息验证编码（HMAC－MD5）的电路结构。该电路结构通过对MD5核心运算模块的复用，缩小了电路规模，达到了较高的处理速度。用Verilog HDL描述电路结构，并且在FPGA上验证了该结构的正确性。     

Actel强化Libero集成设计环境

Actel公司是新型可编程逻辑方案的供货商,他们为现场可编程门数组(FPGA)的开发和设计推出了优化的下一代集成设计环境Libero。新版本Libero支持混合模式设计输入,设计师可以选择高级VHDL或Verilog HDL语言模块与原理图模块混合。这种混合模式可以使设计师用原理图描述述HDL中的复杂功能,或将那些模块组合在一起。这种新功能有利于将知识产权(IP)集成到复杂FPGA,并能缩短产品面市时间,提高产量。     

16位数字二阶∑-△调制器的分析与设计

文章阐述了∑-△调制器的基本工作原理,构建了二阶∑-△调制器的基本结构,提出了一种用Verilog HDL语言描述二阶∑-△调制器的实现方法,其中采用了简单的移位方法来描述调制器的四个增益系数,以实现乘法操作,进而减小了芯片的面积。在此基础上,运用MATLAB系统工具建立了二阶∑-△调制器系统的模型,并完成了系统仿真验证。在电路级完成了它的Verilog语言描述,同时运用modelsim仿真工具对电路进行仿真验证,对数据进行FFT分析,最终证明了MATLAB系统模型和Verilog代码的一致性。     

Verilog HDL数字钟电路的设计研究

使用编程软件实现数字钟电路的设计过程,令电路自动实现与时间相关的各项功能,Verilog HDL是一种解释电路行为的编程语言,与C语言具有一定相似性,在数字逻辑电路中多有使用,通过多功能接口实现预期功能,既满足编程建模需要,又能令程序代码具有延展性与兼容性,并可实时完成对功能的修改,使编程过程具有简洁特点,将Verilog HDL编程语言应用到数字钟电路的设计内,可提升数字钟电路的功能性与实用性。     

基于Verilog的FIR数字滤波器设计与仿真

设计一种基于Verilog的FIR数字低通滤波器。在结构上改变了以往乘法器和加法器的简单结合,利用分布式算法构造查找表进行乘累加运算,节约资源占用并且提高运算速率。利用Matlab工具设计和获取滤波器参数,并且进行仿真验证。滤波器参数量化后形成查找表,利用Verilog HDL语言对硬件电路模块进行设计描述,并且用Model Sim进行整个硬件电路系统的功能仿真,验证了设计的正确性。设计在速度和面积方面做了折中和优化,成功实现了数字滤波的功能。     

用Verilog HDL进行FPGA设计的原则与方法

Verilog HDL是目前较流行的一种硬件描述语言,在FPGA设计中有着广泛的应用.本文首先介绍了Verilog HDL语言的特点以及用其进行FPGA硬件开发的原则,然后在熟悉FPGA的硬件结构原理的基础上,遵循FPGA设计流程,以分频器和状态机为例,分别讨论了组合逻辑电路和时序逻辑电路各自的特点及其设计输入方法;最后结合FPGA的硬件特点,分析了将用Verilog HDL语言设计的电路的进行综合与设计优化并最终实现为硬件电路的方法.     

基于FPGA的通用异步收发器设计

采用Verilog HDL语言作为硬件功能的描述,运用模块化设计方法分别设计了通用异步收发器（UART）的发送模块、接收模块和波特率发生器,并结合现场可编程门阵列（FPGA）的特点,实现了一个可移植的UART模块。该设计不仅实现了串行异步通信的主要功能,而且电路简单,工作稳定、可靠,可以将其灵活地嵌入到各个通信系统中。     

使用改进的心动阵列结构实现RSA 公共密钥算法

本文介绍了一种RSA算法的电路实现结构。该结构是对心动阵列结构的改进，对心动阵列结构的核心模块长加法模块进行了循环复用，在大幅度降低电路面积的情况下，运算速度没有明显的降低。用Verilog描述了整个设计，并在FPGA上验证了设计的正确性。     

基于CLOS结构的严格无阻塞交叉连接矩阵的设计

采用FPGA设计方法实现基于CLOS结构的严格无阻塞交叉连接矩阵。介绍了该矩阵的工作原理,重点解析了该矩阵的设计方案、功能构成和电路实现等。采用Verilog HDL语言进行结构设计,完成了高层次的行为描述,最后利用Quartus II软件进行综合及仿真,验证了设计的正确性。     

面向FPGA芯片开发的测试方法设计与实现

针对自主研发的SOI-CMOS工艺FPGA芯片VS1000,开发出一种FPGA测试工具(VVK)软件系统.VVK是借助Verilog HDL描述电路和UCF约束电路的特性开发并实现的全自动测试方法.其意义在于解决了设计FPGA芯片过程中面临的最冗繁棘手的验证和测试难题,可以实现FPGA全芯片、内部各种逻辑模块的功能结构的验证和测试.该工具可以用于FPGA流片前的行为级、晶体管级的仿真和验证、FPGA圆片测试、以及FPGA芯片抗辐照测试.验证和测试的结果证明了这套方法的正确性、高效性,同时这种测试方法也适用于其他架构FPGA的测试.     

基于Verilog HDL的UART IP的设计

通用异步接收发送器具有可编程性和高度兼容性,在嵌入式系统设计中得到了广泛的应用.介绍了一种利用Verilog HDL语言设计UART核心功能的方法,具体描述了发送、接收、同步FIFO以及波特率发生器模块的设计,最后给出了该核心模块的整体功能仿真和综合结果.结果表明该UART功能正确、稳定、可靠,可以很好地应用于异步通讯中.     

基于Verilog HDL的高效状态机设计

用Verilog HDL(硬件描述语言)进行有限状态机电路设计,由于设计方法不同,综合出来的电路结构、速度、面积和时延特性都会有很大的差别,甚至某些臃肿的电路还会产生难以预料的问题。因此,很有必要深入探讨在用Verilog HDL进行有限状态机设计中,如何简化电路结构、优化电路设计的问题。文中根据有限状态机的设计原理,描述了有限状态机设计的几种设计方法,分析了影响状态机设计时延、速度和电路综合面积问题,提出了一种高效状态机设计方法,并给出了基于Veril-og HDL程序综合得到的电路图,验证了方法的正确性。     

实现变长分组交换的星载交换机中队列管理器的FPGA设计

针对星载交换机中硬件资源消耗受限的情况,该文设计实现了一种可以进行变长分组调度的队列管理器电路,详细介绍了各个模块的设计思想和工作流程。使用Verilog HDL编程实现各个模块的功能,并通过ModelSim前仿真得出,该电路逻辑可实现,能够满足队列管理器的功能设计要求,具有较高的效率。     

基于FPGA的信号采集及其频谱显示

介绍了一种基于FPGA信号的采集及其频谱的分析和显示方法.FPGA集成了A/DC控制驱动模块、FFT运算模块和VGA控制驱动模块.本设计的所有功能模块及子模块都使用Verilog HDL语言描述,具有自主知识产权.     

基于AD7543和FPGA的数/模转换电路设计

设计基于AD7543和FPGA的数/模转换电路,介绍AD7543的主要特点、封装形式、引脚功能和工作原理,设计基于AD7543转换芯片的具体的数/模转换硬件电路,利用Verilog HDL语言描述AD7543的控制时序,并给出具体的Verilog HDL代码及其仿真结果.实践结果表明,该设计可行,可取代传统的"CPU+专用的数/模转换(D/A)芯片"设计结构,可进一步提高系统的可靠性和抗干扰能力.     

手把手教你学CPLD／FPGA设计（七）

Verilog HDL硬件描述语言 Verilog HDL是一种用于数字系统设计的硬件描述语言,它可用来进行各种级别的逻辑设计,以及数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog HDL是目前应用最广泛的一种硬件描述语言。     

基于FPGA的直扩系统接收机解调模块设计与实现

介绍了一种数字直扩系统接收机的解调模块的原理.提出一个用ALTERA公司的APEX20KE系列EP-GA实现该模块的方案.该方案易于实现并且可节省芯片资源.该模块用Verilog HDL描述实现.