一种实现快速锁定的锁相环的研究

本文对电荷泵型锁相环（CPPLL）结构里传统的固定电荷泵电流模式进行了改进，有效减少了锁相环系统的锁定时间。本文提出的PLL设计．在0．6μm标准CMOS工艺、3．3V工作电压下，使用应用广泛的高速鉴频鉴相器（r11SPC）结构、差分电荷泵电路实现。经过Spectre仿真，改进后的锁相环锁定时间减少为改进前时的112。     

嵌入式自动变模控制的快速全数字锁相环

对如何提高嵌入式全数字锁相环的锁定速度进行了研究。应用MATLAB分析了影响锁相环快速锁定的主要因素。提出了一种具有高精度自动变模控制的快速全数字锁相环。它能够根据量化相位误差的大小，自动调节数字环路滤波器的模值，避免了环路在捕捉过程中出现连续的同向相位调整，减少了因相位超调所产生的振荡，从而提高了控制精度，进一步加快了锁定速度。经计算机仿真和硬件试验证实，该锁相环既可大大缩短捕捉时间，又能够大幅减少噪声对环路的干扰。     

数字音频广播接收机中频率合成器的系统级设计

在通信领域中,频率合成器起着越来越重要的角色,它可以为不同标准的无线收发机提供可编程低噪声的稳定本振信号,其性能可决定整个无线收发系统的性能。本文即是对应用于无线数字通信领域的锁相环式频率合成器系统级设计的研究。本论文结合相关文献,总结出了一套基于ADS-PLL Design Guide软件的可适用于锁相环式频率合成器的系统级设计方法。在所要求的L波段频率范围内(2904²984MHz),该设计方法可以快速有效的实现频率合成器的锁定设计,仿真结果显示,对于整个所需频率范围内,采用优化后的二阶环路无源滤波器,环路均能锁定频率输出,锁定时间小于250μs。     

基于新型数字锁相环的三相电压型PWM整流器

提出基于坐标变换理论的新型数字锁相环,用以在三相电网电压出现频率偏移时,快速跟踪系统频率的变化,实现锁相功能.建立基于新型数字锁相环的三相电压型PWM整流器模型,分析了所提出的锁相环的电路结构和工作原理.通过仿真验证,新型数字锁相环能够准确快速锁定系统相位,PWM整流器可实现单位功率因数运行.     

基于FPGA的DPLL设计与仿真实现

本文分析了超前滞后型数字锁相环(LL-DPLL)的基本组成和工作原理,用VHDL语言对该系统进行了设计,给出了数字锁相环电路3个主要模块的设计方法及仿真结果,得到了该系统的顶层电路,最后根据整个系统的仿真结果分析了系统的稳态性能。整个系统的锁相环部分达到了锁定速度快、相位抖动小、锁定精度高的结果。     

智能模值控制的数字锁相环的FPGA设计与分析

锁相环器件的数字集成化,使得全数字锁相环在数字通信中得到了极为广泛的应用;传统的K模计数器构成的数字锁相环虽然实现简单,但无法同时顾及到环路锁定时间和相位抖动噪声,因此设计了一种基于FPGA的智能控制K模计数器模值的数字锁相环;该设计能够在环路工作的不同阶段自动调整K模计数器的模值大小,从而实现了在缩短环路锁定时间的同时减小相位噪声误差;实际应用结果表明,该设计在低频段的频率跟踪应用中,系统的捕获时间有明显的缩短,相位抖动噪声也得到良好的控制。     

基于FPGA的数字锁相环设计

介绍了一种应用VHDL语言设计数字锁相环的设计方法,阐明其基本工作原理和设计思想,给出了系统主要模块的设计过程和仿真结果;用可编程逻辑器件FPGA予以实现。该方案提高了DPLL的快速锁定性能,同时保证了锁定精度。     

直驱永磁同步发电机无位置传感器控制研究

提出一种基于锁相环技术的无位置传感器控制策略,该控制策略将系统输出的相位与给定信号相位的相位差值锁定为一个固定值,根据锁相环特性就可以得出电机位置、频率信号。仿真结果表明,该方法实现了全速范围内转子位置、速度的准确、快速检测。     

基于Matlab/Simulink的频率合成器模型设计

锁相环型频率合成器通常作为频率源提供给无线通信系统,实现调制、解调与频谱搬移等重要功能。锁相环是一个典型的负反馈系统,它的环路参数选取以及系统级设计对锁相环的性能起着至关重要的作用。本文基于Matlab/Simu-link提出一种快速的行为级建模方法。通过行为级建模与动态仿真,初学者可以快速地掌握锁相环的工作原理,了解环路带宽、相位裕度、锁定时间等参数之间的折衷关系,为电路设计提供指导。     

基于瞬时无功功率理论的ip-iq算法中的SPLL改进研究

谐波电流检测是有源电力滤波器的关键环节之一,采用锁相环准确锁定电网电压频率是保证正确检测谐波电流的重要前提。基于瞬时无功功率理论ip-iq谐波电流检测算法,详细研究了应用于谐波检测环节的各种软件锁相环的原理及优缺点,并在此基础上,对基于DSC(Delay Signal Cancellation)模块的三相软件锁相环进行了改进。仿真和实验结果表明基于DSC模块的新型三相软件锁相环SPLL(Software Phase-locked Loop)算法实现简单,运算速度快,能够准确锁定相位信息。     

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环（DPLL）的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明：环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实：该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中.     

Limitations of restricted branching in clause learning

The techniques for making decisions, that is, branching, play a central role in complete methods for solving structured instances of constraint satisfaction problems (CSPs). In this work we consider branching heuristics in the context of propositional satisfiability (SAT), where CSPs are expressed as propositional formulas. In practice, there are cases when SAT solvers based on the Davis-Putnam-Logemann-Loveland procedure (DPLL) benefit from limiting the set of variables the solver is allowed to branch on to so called input variables which provide a strong unit propagation backdoor set to any SAT instance. Theoretically, however, restricting branching to input variables implies a super-polynomial increase in the length of the optimal proofs for DPLL (without clause learning), and thus input-restricted DPLL cannot polynomially simulate DPLL. In this paper we settle the case of DPLL with clause learning. Surprisingly, even with unlimited restarts, input-restricted clause learning DPLL cannot simulate DPLL (even without clause learning). The opposite also holds, and hence DPLL and input-restricted clause learning DPLL are polynomially incomparable. Additionally, we analyze the effect of input-restricted branching on clause learning solvers in practice with various structured real-world benchmarks. This is an extended version of a paper [27] presented at the 13th International Conference on Principles and Practice of Constraint Programming (CP 2007) in Providence, RI, USA. The first author gratefully acknowledges financial support from Helsinki Graduate School in Computer Science and Engineering, Academy of Finland (grants #211025 and #122399), Emil Aaltonen Foundation, Jenny and Antti Wihuri Foundation, Finnish Foundation for Technology Promotion TES, and Nokia Foundation. The second author gratefully acknowledges the financial support from Academy of Finland (grant #112016).     

SDH设备时钟中的数字锁相环设计

提出了一种新的用于实现SDH设备时钟的数字锁相环,采用时数转换器来实现数字锁相环中的鉴相器;该时数转换器的时间测量精度达到200 ps,因而极大地改进了鉴相器的鉴相精度;改进后的数字锁相环具有很好的频率稳定度和相位特性,对时钟源有很好的跟踪能力,且能实现时钟源的平滑切换,完全满足了ITU-T G.813规范要求。     

数字锁相环在电力系统谐波检测中的应用

分析了非同步采样对谐波测量精度的影响,提出采用数字锁相环来同步被测信号的方法。数字锁相环电路采用VHDL语言和可编程逻辑器件设计实现,并用MAX+plusⅡ软件进行仿真。仿真和测试结果表明,所设计的数字锁相环可以很好地跟踪被测信号,如果模值K设为1,当跟踪至180ms时,频率误差仅为0.01Hz。     

基于TSDPLL的时钟漂移补偿算法容错研究*

提出集成TSDPLL对系统节点本地时钟计时频率漂移进行有效补偿的时钟同步方法,大大提高了应用网络时间同步技术（如NTP、PTP等）的同步精度。为确保TSDPLL能在网络出现拥塞的情况下仍然正常工作,通过分析收敛函数基本特征,提出基于收敛函数的容错方案。仿真实验结果表明,该方案算法简单、容错效果明显,是基于DPLL时钟漂移补偿算法不可或缺的关键组成部分。     

An effective approach for parameter determination of the digital phase-locked loop in the z-domain

In digital communication systems, typical methodologies in determining loop parameters of the digital phase-locked loop (DPLL) are based on the mapping transformation from the analog domain to the digital domain. However, such transform based algorithms are relatively complicated and not straightforward, and they also cause the problem that loop parameters are affected by the pre-detection integration time greatly. To solve these issues, an effective direct method of determining loop parameters of the second-order DPLL in the z-domain is proposed in this paper. Through ascertaining specific positions of the closed-loop system function's poles inside the right-hand side of the z-plane's unit circle, unknown parameters are calculated directly and flexibly in this method, which enables the DPLL to acquire good low-pass filtering characteristic and system stability. This novel method not only reduces the complexity of solving the parameters, but also eliminates the effect of the pre-detection integration time on loop parameters. Simulation results are provided to confirm the feasibility of the proposed method and to show that the DPLL obtained by this method achieves the similar tracking performance to the discretized PLL.