OFDM超宽带3.1-4.8GHz CMOS发射机设计

本文介绍一种应用于3.1-4.8GHz 多频带正交频分复用超宽带系统的低功耗射频CMOS发射机芯片的设计和实现。发射机系统主要由电压电流跨导级、正交上变频调制器、有源双转单转换器、输出增益可控功率放大器以及产生正交差分LO信号的除2除法器等模块组成。使用上调制器,双转单及输出放大器分段谐振技术解决3.1-4.8GHz宽带增益平坦度问题;使用源级电阻负反馈镜像跨导解决系统低电压高线性度问题;使用无源电感谐振双转单电路及增益可控放大器进行低功耗设计。测试结果表明,芯片能够提供-10.7到-3.1dBm的功率输出,并且在子带增益平坦度低于3dB;输出三阶交调量最高可达12dBm;不低于30dBc的载波抑制和35dBc以上的边带抑制。芯片采用Jazz 0.18μm射频CMOS工艺流片,包括ESD防护PAD在内芯片总面积为1.74mm2。 在1.8V的电源电压下,芯片总电流为32mA。     

一种用于医疗无线体域网的超低功耗射频收发机

本文提出了一种用于医疗无线体域网的2.4GHz频段超低功耗射频收发机,同时该收发机还带有900MHz频段辅助唤醒通信链路。根据无线体域网的非对称通信特点,我们提出了一种带有高能效非对称架构的射频收发机。该射频收发机包含一个带有超低功耗自由振荡环形振荡器的主接收机和带有快速锁定锁相环频率综合器的高速主发射机。我们还设计了一种带有高转换效率CMOS整流器的无源唤醒接收机,它使得传感器节点不仅具有按需工作的功能,同时还具有几乎为零的待机功耗。该芯片在0.18um CMOS工艺上实现,芯片核心面积为1.6mm2。主接收机在接收100Kbps数据率的OOK调制信号时,可以实现-55dBm的灵敏度;在1V电源电压下,仅消耗210uA电流。主发射机的发射功率为 3dBm,可以实现最大数据率为4Mbps/500Kbps/200Kbps的OOK/4FSK/2FSK调制,在1.8V电源电压下分别消耗3.25mA/6.5mA/6.5mA电流。无源唤醒接收机的最小可检测输入射频能量为-15dBm,整流器的转换效率大于25%     

一种ISM 2.4GHz的低功耗低中频射频接收机前端

本文描述了一种工作在2.4GHz ISM频段的低功耗、低中频射频接收机前端电路,使用TSMC 0.13um CMOS工艺。整个前端包括一个低噪声放大器以及两次变频下变换混频器。低噪声放大器通过在输入级引入额外的栅-源电容实现了低功耗与低噪声的设计;在下变换混频器设计中,分别使用一个单平衡射频混频器以及两个双平衡低中频混频器实现两次变频下变换技术;射频混频器输入晶体管源极串联电感-电容谐振网络以及低噪声放大器输出级的电感-电容谐振网络总共实现了30dB的镜像抑制率。整个前端占用芯片面积约0.42mm2,在1.2V的供电电压下,仅耗功率4.5mW,实现了4dB的噪声系数,在高增益模式下,获得-22dBm的三阶交调线性度,整个链路电压增益为37dB。     

一种用于3.1–4.8GHz MB-OFDM 超宽带系统的CMOS接收机

本文介绍一种应用于3.1-4.8GHz 多频带正交频分复用超宽带系统的全集成全差分CMOS接收机芯片。在接收机射频前端中应用了一种增益可变的低噪声放大器和合并结构的正交混频器。在I/Q中频通路中则集成了5阶Gm-C结构的有源低通滤波器以及可变增益放大器。芯片通过Jazz 0.18μm RF CMOS工艺流片,含ESD保护电路。该接收机最大电压增益为65dB,增益可调范围为45dB,步长6dB;接收机在3个频段的平均噪声系数为6.4-8.8dB,带内输入三阶交调量(IIP3)为-5.1dBm。芯片面积为2.3平方毫米,在1.8V电压下,包括测试缓冲电路和数字模块在内的总电流为110mA。     

GPS接收机射频模块的设计

从GPS接收机射频模块的设计要求出发,介绍了一种Maxim公司生产的单片GPS接收机射频前端ICMAX2740在射频模块设计中的典型应用,他具有高集成度、高灵敏度、低功耗、低相位噪声、抗干扰性好的优点且支持高精度输出量化,能够为GPS接收机提供最佳的性能。通过实时卫星跟踪测试,结果表明,由MAX2740配合较少量的外部器件构成的GPS接收机对于一定范围内不同的卫星仰角均具有满意的C/N系数,能实现非常理想的定位。     

CMOS低功耗3-5GHz超宽带接收机射频前端

本文介绍了一种新的低功耗射频接收机前端, 适用于3-5GHz的超宽带系统. 基于0.13µm CMOS工艺实现, 该直接转换式接收机由宽带噪声抵消结构的跨导输入级, 正交无源混频器和跨阻负载放大器组成. 测试结果显示该接收机在整个3.1-4.7GHz 频带范围内的输入反射系数小于-8.5dB, 转换增益27dB, 噪声系数4dB, 输入三阶交调点-11.5dBm, 输入二阶交调点33dBm. 工作在1.2V电源电压下, 整个接收机共消耗18mA电流, 其中包括10mA用于片上正交本振信号产生和缓冲电路.芯片面积为1.1mm×1.5mm.     

一种超外差低中频接收机射频前端的设计

介绍了一种应用于5.8GHz频段的专用短距离无线通信接收机前端,采用超外差低中频正交架构,通过合理规划接收机前端两次混频的频率可以有效解决镜像干扰和两条正交通路的失配。该前端包括低功耗的噪声抵消的低噪声放大器,其负载采用电容电感谐振电路,谐振频率可调,并具有一定的工艺稳定性。第一次混频采用电压模式无源混频器,第二次混频采用电流模式无源混频器。提出了一种简单有效的用于混频开关的偏置电路,射频混频开关采用反馈的方式确定偏置电压,中频混频开关的直流电压利用跨阻放大器的输出共模电压分压得到。芯片于TSMC 180nm工艺下流片,前端电路的有效面积为0.1mm2,整个链路的接收灵敏度达到-65dBm,接收数据率可以达到256kbps,在1.8V的工作电压下,消耗10.8mA的电流。     

一种适用于IEEE802．15．4（ZigBee）标准的2．4GHz CMOS射频收发机设计

本文提出了一种适用于IEEE 802．15．4标准的2.4GHz免认证ISM频段的全集成CMOS射频收发机．接收机采用低中频结构以降低功耗、提高灵敏度,发射机则采用直接上变频结构以降低设计复杂度和功耗．芯片采用0.18μm 1P4M CMOS工艺以及MIM电容制造,供电电压1.8V ．测试结果显示,在误包率为1％时,接收机灵敏度达到了-97dBm ,发射机输出至100Ω差分天线端口的最大输出功率为＋3dBm ．接收模式和发射模式下的电流功耗分别为17mA和19mA ,芯片面积3.3mm ×2.8mm ．     

一种应用于双载波正交频分复用的超宽带单片射频收发机

本文给出了一种用于双载波正交频分复用的超宽带单片射频收发机芯片。该芯片采用直接变频结构,片内共集成了两路接收机,两路发射机,一个双载波频率综合器并提供控制收发机工作状态的三线串行接口。此芯片使用台积电 0.13 微米射频CMOS工艺制造,尺寸为 4.5mmx3.6mm。测试结果表明：该收发机的接收机链路噪声系数为 5~6.2dB,最大增益为 78~84dB,可变增益为 64dB,带内和带外三阶交调点分别为-6dBm和 4dBm,在所有频带上都获得良好的输入匹配（S11<-10）;该收发机的发射机最大可输出-5dBm 功率,带内主要杂散均小于 -33dBc（镜像抑制<-33dBc,载波泄露<-34dBc）,典型的输出三阶交调点为 6dBm;该收发机的双载波频率综合器可以同时输出两路频率可独立配置的载波信号,其跳频时间小于1.2ns。在1.2V单电源供电下,整个射频芯片消耗最大电流为420mA。     

一种超低功耗IR-UWB接收机射频前端

为满足无线体域网接收机超低功耗的要求,设计了一种3~5 GHz超低功耗非相关脉冲超宽带接收机射频前端电路,包括低噪声放大器(LNA)、有源巴伦和平方器。为了降低功耗,采用电流复用技术设计LNA和有源巴伦；同时设计了一种工作在亚阈值区域的全差分平方器,将基于吉尔伯特乘法器的平方器的功耗从mW级降低到μW级。此外,采用电容交叉耦合技术,提高了平方器的转换增益。基于SMIC 0.13 μm CMOS工艺的仿真结果显示,接收机射频前端在开关键控调制1 Mb/s脉冲速率下,其灵敏度达 -81 dBm,能量效率达0.42 nJ/pulse。     

基于CC2400芯片的远距离、超低功耗RF收发器

介绍了2.4 GHz工业、科学和医疗(ISM)频段低功耗、高接收灵敏度无线收发芯片CC2400的主要性能参数、内部结构及其主要的配置方式,给出了一种以MSP430为主控制芯片、基于CC2400的远距离、超低功耗射频(RF)无线收发器的设计方法.实验结果表明该收发器性能稳定,具有传输距离远、功耗低等优点,可以广泛应用于各种功耗要求高、传输距离远的无线系统中.     

A Fully Integrated 2.4-GHz IEEE 802.15.4-Compliant Transceiver for ZigBee™ Applications

A single-chip 2.4-GHz CMOS radio transceiver with integrated baseband processing according to the IEEE 802.15.4 standard is presented. The transceiver consumes 14.7 mA in receive mode and 15.7 mA in transmit mode. The receiver uses a low-IF topology for high sensitivity and low power consumption, and achieves -101 dBm sensitivity for 1% packet error rate. The transmitter topology is based on a PLL direct-modulation scheme. Optimizations of architecture and circuit design level in order to reduce the transceiver power consumption are described. Special attention is paid to the RF front-end design which consumes 2.4mA in receive mode and features bidirectional RF pins. The 5.77 mm² chip is implemented in a standard 0.18-mum CMOS technology. The transmitter delivers +3 dBm into the 100-Omega differential antenna port     

A 900 MHz Zero‐IF RF Transceiver for IEEE 802.15.4g SUN OFDM Systems

This paper presents a 900 MHz zero‐IF RF transceiver for IEEE 802.15.4g Smart Utility Networks OFDM systems. The proposed RF transceiver comprises an RF front end, a Tx baseband analog circuit, an Rx baseband analog circuit, and a ΔΣ fractional‐N frequency synthesizer. In the RF front end, re‐use of a matching network reduces the chip size of the RF transceiver. Since a T/Rx switch is implemented only at the input of the low‐noise amplifier, the driver amplifier can deliver its output power to an antenna without any signal loss; thus, leading to a low dc power consumption. The proposed current‐driven passive mixer in Rx and voltage‐mode passive mixer in Tx can mitigate the IQ crosstalk problem, while maintaining 50% duty‐cycle in local oscillator clocks. The overall Rx‐baseband circuits can provide a voltage gain of 70 dB with a 1 dB gain control step. The proposed RF transceiver is implemented in a 0.18 μm CMOS technology and consumes 37 mA in Tx mode and 38 mA in Rx mode from a 1.8 V supply voltage. The fabricated chip shows a Tx average power of ?2 dBm, a sensitivity level of ?103 dBm at 100 Kbps with , an Rx input P_1dB of ?11 dBm, and an Rx input IP3 of ?2.3 dBm.     

新型寻呼机射频电路模块

采用表面安装单片ＵＡＡ２０８０Ｔ研制的寻呼机射频电路模块，经电路调试，性能达到：传输速率为１２００ｓ－１，频道间隔２０～３０ｋＨｚ，灵敏度为－１２６ｄＢｍ，功率２．７ｍＡ（２Ｖ电压）。     

单芯片大功率RFLDMOS晶体管设计与实验

传统射频LDMOS晶体管的源区采用重掺杂p+sinker结构,该结构会占据较大的芯片面积。文中采用槽型sinker结构,可将源区sinker面积减少1/3以上。通过流片实验,得到饱和电流为170 mA/mm、击穿电压120 V、截止频率和最大振荡频率分别为5.5 GHz和10 GHz的RF LDMOS器件。在50 V工作电压、1 090 MHz频点下栅宽345 mm单芯片器件的最大输出功率362 W,功率增益15.6 dB,漏极效率38.1%。     

一种超低功耗放大器的设计

设计了一种集成于电源管理芯片内部的超低功耗运算放大器电路。采用HSPICE，对电路进行模拟仿真，并与传统放大器电路进行了比较。结果表明，该电路具有超低静态电流和超低功耗的特点。     

一款集成驱动放大器的低变频损耗混频器设计

采用0.5μm GaAs工艺设计并制造了一款单片集成驱动放大器的低变频损耗混频器.电路主要包括混频部分、巴伦和驱动放大器3个模块.混频器的射频(RF)、本振(LO)频率为4～7 GHz,中频(IF)带宽为DC～2.5 GHz,芯片变频损耗小于7 dB,本振到射频隔离度大于35 dB,本振到中频隔离度大于27 dB.1 dB压缩点输入功率大于11 dBm,输入三阶交调点大于20 dBm.该混频器单片集成一款驱动放大器,解决了无源混频器要求大本振功率的问题,变频功能由串联二极管环实现,巴伦采用螺旋式结构,在实现超低变频损耗和良好隔离度的同时,保持了较小的芯片面积.整体芯片面积为1.1 mm×1.2 mm.     

应用于GSM/EDGE零中频接收机的CMOS射频前端

介绍了一个零中频接收机CMOS射频前端,适用于双带(900MHz/1800 MHz)GSM/EDGE;E系统.射频前端由两个独立的低噪声放大器和正交混频器组成,并且为了降低闪烁噪声采用了电流模式无源混频器.该电路采用0.13 μm CMOS工艺流片,芯片面积为0.9 mm×1.0 mm.芯片测试结果表明:射频前端在90...     

一种基于低压差线性稳压器的放大器设计

设计了一种静态电流约为0.6μA的运算跨导放大器电路,并已经成功地应用于一款超低静态电流的新一代低压差线性稳压器芯片中。此放大器的突出优点是与Foldback过流保护电路融合在一起,使得芯片不需要专门的限流模块,大大减少了器件与电流支路,极大地提高了电流利用率,实现了超低功耗。     

射频识别芯片设计中时钟树功耗的优化与实现

UHF RFID是一款超高频射频识别标签芯片,该芯片采用无源供电方式,对于无源标签而言,工作距离是一个非常重要的指标,这个工作距离与芯片灵敏度有关,而灵敏度又要求功耗要低,因此低功耗设计成为RFID芯片研发过程中的主要突破点。在RFID芯片中的功耗主要有模拟射频前端电路,存储器,数字逻辑三部分,而在数字逻辑电路中时钟树上的功耗会占逻辑功耗不小的部分。本文着重从降低数字逻辑时钟树功耗方面阐述了一款基于ISO18000-6Type C协议的UHF RFID标签基带处理器的的优化和实现。