10Gb/s CMOS时钟和数据恢复电路的设计

介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0.18μm CMOS工艺,设计并实现了一个全集成的2.5Gb/s时钟数据恢复电路.时钟恢复由一个锁相环实现.通过使用一个动态的鉴频鉴相器,优化了相位噪声性能.恢复出2.5GHz时钟信号的均方抖动为2.4ps,单边带相位噪声在10kHz频偏处为-111dBc/Hz.恢复出2.5Gb/s数据的均方抖动为3.3ps.芯片的功耗仅为120mW.     

2.5Gb/s 0.18μm CMOS时钟数据恢复电路

采用TSMC公司标准的0．18μm CMOS工艺，设计并实现了一个全集成的2．5Gb／s时钟数据恢复电路．时钟恢复由一个锁相环实现．通过使用一个动态的鉴频鉴相器，优化了相位噪声性能．恢复出2．5GHz时钟信号的均方抖动为2．4ps，单边带相位噪声在10kHz频偏处为-111dBc／Hz．恢复出2．5Gb／s数据的均方抖动为3．3ps．芯片的功耗仅为120mW．     

一种基于0.18 μm CMOS工艺的电荷泵锁相环

基于SMIC 0.18 μm CMOS工艺,设计了一种锁定频率范围为36~96 MHz的电荷泵锁相环。通过压控振荡器控制电压Vtune的反馈对输出电流进行动态调整,降低了电荷泵充放电流失配和漏电电流,减小了输出时钟的参考杂散。采用电压缓冲器作为VCO控制电压的输入,隔离了电荷泵开关切换产生的高频噪声,改善了输出信号的频谱纯度。测试结果表明,该锁相环的工作电流为170 μA,工作电压最低为1.5 V,芯片面积为0.04 mm²,适用于低功耗、低成本应用领域。     

5Gb/s0.18μm CMOS半速率时钟与数据恢复电路设计

基于具体的系统需求,采用标准0.18μm CMOS工艺,设计了一种半速率bang-bang型时钟与数据恢复(CDR)电路。该CDR电路主要由改进型半速率鉴相器、带粗控端的环形压控振荡器(VCO)以及信道选择器等模块构成。其中,改进型半速率鉴相器通过增加四个锁存器,不但能获得较好的鉴相性能,还能使分接输出的两路数据自动实现相位对齐。带粗控端的环形VCO能够解决高振荡频率范围需求与低调谐增益需求之间的矛盾。信道选择器则能解决信道交叉出错问题。仿真结果表明,电路工作正常,在1.8V电压下,电路功耗为140mW,恢复出的时钟和数据抖动峰峰值分别为3.7ps和5ps。     

100 Mb/s以太网卡芯片时钟产生电路的设计与实现

设计了一个100Mb／s以太网卡芯片时钟产生电路，介绍了电路的体系结构、模块电路分析、锁相环参数设定和芯片版图。该时钟产生电路经过TSMC 0．35μm 1P5M CMOS工艺验证，工作电压为3．3V。实验结果表明，电路能够满足以太网卡芯片的要求。     

CMOS2.5 Gb/s时钟恢复电路设计

设计采用0.35μm CMOS工艺来实现一款CMOS2.5 Gb/s时钟恢复电路。由于0.35μm CMOS工艺的限制,采用了预处理电路加锁相环的电路结构。这种电路结构有利于单片集成且工作速度高。预处理器主要有延迟单元、乘法器和窄带滤波电路构成,可以从NRZ数据中得到时钟信号。锁相环采用二阶的模拟锁相环结构,鉴相器采用Gilbert乘法器,环路滤波器采用无源滤波器,VCO采用3级环形振荡器。     

2.5-Gb/s 0.18-μm CMOS全集成，低功耗时钟数据恢复电路

采用SMIC 0.18-μm CMOS 工艺设计并实现了一款基于锁相原理的单片Bang-Bang时钟恢复电路。从系统级及电路级详细论述了本电路的设计方法。本电路的有效面积为340×440 μm2。在1.8V电压下的功耗仅仅为60mW,输入灵敏度不到25mV,输出单端摆幅超过300mV。它具有800MHz的牵引带宽,相位噪声为 -111.54 dBc/Hz @10 kHz。本电路可以可靠地工作在1.8 Gb/s 到2.6 Gb/s之间的任意数据输入速率,而不需要任何参考时钟,外部调谐或外接元件。     

一种用于622 Mb/s光纤通讯的时钟恢复电路

提出了一种用于622Mb／s光纤通讯系统的时钟恢复电路。该电路采用改善的正交相关器结构，以改善传统的锁相环捕获范围窄、因环境噪声干扰而失锁的问题。同时，很好地解决了数据恢复电路中时钟和数据的校准问题。压控振荡器(VCO)采用全差分和延时插入技术，以抑制电源和衬底噪声，提高振荡频率范围。该电路采用2μm双板型工艺，在3．3V电压下工作，用Cadence软件进行模拟，捕获时间小于16μs，输出时钟抖动小于0．005UI。     

用于2.5Gbps千兆以太网发接器的时钟倍频器设计

提出了一种电荷泵锁相环电路实现的适用于 2 .5Gbps千兆以太网发接器要求的高速时钟倍频器的设计方法。为了获得高速时钟 ,设计中采用了双环路的 VCO结构 ,并且运用动态 D触发器来实现高速分频器。同时为了使得 PLL性能更加稳定 ,对电路作了进一步改进 :在 VCO的延迟单元中加了温度补偿部分 ,又采用箝位技术消除电荷泵中电荷重新分配引入的影响。运用 UMC0 .18μm,1.8V CMOS工艺模型 ,在 Cadence的环境下用 spectre S仿真器模拟 ;结果表明设计的时钟倍频电路对于不同的 PV T( P表示工艺变化引起的模型参数的变化 ,VT表示系统工作条件温度和电源电压的变化 )均能得到符合满足 2 .5Gbps千兆以太网发接器要求的时钟倍频信号 ,即使在最坏情况下电路也能保持很好的相位跟踪特性 ,输出静态相位误差平均为 50 ps,整个电路的功耗平均为 35m W。     

注入同步锁相环式时钟恢复电路MMIC的设计和实现

设计了单片集成的超高速NRZ码时钟恢复电路,该电路采用注入同步压控振荡器结合锁相环的结构,在保持普通PLL型时钟恢复电路优点的同时,加快了锁相环的响应速度,提高了系统的稳定度。利用法国OMMIC公司的0.2μmGaAsPHEMT,制造了MMIC芯片,在输入速率为8.2Gb/s、长度为223-1伪随机序列的情况下,输出时钟的均方根抖动为1.6ps。芯片面积为1.5mm×2mm。采用-5V电源供电,功耗约为600mW。     

基于0.18μm CMOS工艺2.5GHz电荷泵锁相环的设计

主要设计一个基于标准0.18μm CMOS工艺的电荷泵锁相环电路,首先从理论上分析了锁相环的工作原理,进而分析了鉴相器、电荷泵、压控振荡器的结构和性能。在理论研究的基础上,再由IC设计软件Cadence进行设计优化,最终实现了工作频率在2.5 GHz,输出波形占空比达到50%电荷泵锁相环电路,并给出了仿真结果。     

基于0.18 μm CMOS工艺的6 GHz环形压控振荡器设计

基于0.18 μmCMOS工艺设计的全差分环形压控振荡器电路,芯片总面积为0.65×0.79 mm2,1.8V电源供电,总功耗155 mW,中心频率6 GHz,调谐范围1 GHz.可应用于IEEE802.11a WLAN系统.     

10Gb/s 0.18μm CMOS注入式时钟恢复电路

介绍了一种利用0.18μm CMOS工艺实现,用于SDH系统STM-64级别(10GHz)的时钟恢复电路。该电路采用注入式振荡器辅助锁相环的锁定。文中分析该电路的系统结构、单元电路结构和环路设计,并给出了模拟结果和版图。     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

2.5Gb/s/ch 0.18μm CMOS数据恢复电路

设计了一个应用于SFI-5接口的2.5Gb/s/ch数据恢复电路.应用一个延迟锁相环,将数据的眼图中心调整为与参考时钟的上升沿对准,因而同步了并行恢复数据,并降低了误码率.采用TSMC标准的0.18μm CMOS工艺制作了一个单通道的2.5Gb/s/ch数据恢复电路,其面积为0.46mm^2.输入231-1伪随机序列,恢复出2.5Gb/s数据的均方抖动为3.3ps.在误码率为10-12的条件下,电路的灵敏度小于20mV.     

基于CMOS工艺的622 MHz电荷泵锁相环设计

设计了由饱和区MOS电容调谐的环形压控振荡器(RVCO),并将其用于电荷泵锁相环(CPPLL)电路,其中电荷泵部分采用了能消除过冲注入电流的新型电荷泵电路,并采用SmartSpice软件和0.6μm混合信号的CMOS工艺参数进行了仿真。仿真结果表明,此锁相环的锁定时间为5.2μs,锁定范围约为100 MHz,输出中心频率622 MHz的最大周对周抖动为71ps,功耗为198 mW。此电荷泵锁相环电路可以应用于STM 1和STM 4两个速率级别的同步数字体系(SDH)系统。     

10 Gb/s 0.18 μm CMOS时钟恢复芯片

介绍了基于0．18μmCMOS工艺的10Gb／s时钟恢复电路的设计。核心电路采用预处理加简单锁相环的结构。模拟结果表明，该电路能工作在10GHz频率上，输入信号峰值0．4V时，同步范围可以达到270MHz，总功耗210mW。     

一种数据时钟恢复电路的研究与设计

提出了一种支持双数据率的数据时钟恢复电路,对电路中的鉴相器、环路滤波器、压控振荡器等进行了详细的分析研究和设计.基于0.18μm CMOS工艺,在电源电压1.8V下对电路进行仿真.仿真结果显示,电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为14 ps和12ps,功耗为80 mW.测试结果显示,时钟恢复电路在2.7 Gb/s和1.62 Gb/s随机流下的抖动峰峰值分别为38 ps和27 ps.     

用90nm CMOS数字工艺实现的低抖动时钟锁相环设计

用90nmCMOS数字工艺设计实现了一个低抖动的时钟锁相环.锁相环不需要"模拟"的电阻和电容,采用金属间的寄生电容作为环路滤波器的电容.测试结果显示,锁相环锁定在1.989GHz时的均方抖动为3.7977ps,周期峰峰值抖动为31.225ps,核心功耗约为9mW.锁相环可稳定输出的频率范围为125MHz到2.7GHz.