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基于GF(2^n)的ECC协处理器芯片设计 总被引:2,自引:0,他引:2
文章讨论了定义在Galois Field(GF)2^n有限域上椭圆曲线密码体制(ECC)协处理器芯片的设计。首先在详细分析基于GF(2^n)ECC算法的基础上提取了最基本和关键的运算,并提出了通过协处理器来完成关键运算步骤,主处理器完成其它运算的ECC加/解密实现方案。其次,进行了加密协处理器体系结构设计,在综合考虑面积、速度、功耗的基础上选择了全串行方案来实现GF(2^n)域上的乘和加运算。然后,讨论了加密协处理器芯片的电路设计和仿真、验证问题。最后讨论了芯片的物理设计并给出了样片的测试结果。 相似文献
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谢立敏 《信息安全与通信保密》2001,(9)
SSX04模幂乘密码算法协处理器,是深圳中兴集成电路设计责任有限公司集中了包括多名密码学专家、信息安全专家及ASIC专家研制开发的,具有自主知识产权的一款用于大数模幂乘运算的高性能协处理器芯片。SSX04的诞生,填补了我国商用密码产品在公开密钥加密算法ASIC芯片上的空白。SSX04采用先进的0.25μm流片工艺,PQFP封装,具有体积小、功耗低、性能高、接口灵活、操作简便等特点,可用于公钥加密、大数运算、数字签名,并 相似文献
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用Verilog语言设计了一种AES加密解密协处理器,并利用Xilinx公司的ISE8.2i软件和Spartan-3系列的FPGA对其进行验证和优化。本设计使用了少量的资源达到了比较高的数据吞吐量,形成可重用的AES加密解密协处理器的IP核。 相似文献
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RSA密码协处理器的实现 总被引:11,自引:0,他引:11
密码协处理器的面积过大和速度较慢制约了公钥密码体制RSA在智能卡中的应用.文中对Montgomery模乘算法进行了分析和改进,提出了一种新的适合于智能卡应用的高基模乘器结构.由于密码协处理器采用两个32位乘法器的并行流水结构,这与心动阵列结构相比它有效地降低了芯片的面积和模乘的时钟数,从而可在智能卡中实现RSA的数字签名与认证.实验表明:在基于0.35μm TSMC标准单元库工艺下,密码协处理器执行一次1024位模乘需1216个时钟周期,芯片设计面积为38k门.在5MHz的时钟频率下,加密1024位的明文平均仅需374ms.该设计与同类设计相比具有最小的模乘运算时钟周期数,并使芯片的面积降低了1/3.这个指标优于当今电子商务的密码协处理器,适合于智能卡应用. 相似文献
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飞思卡尔半导体推出了C29x系列加密协处理器,强调了其继续关注快速增长的数据中心市场,C29x系列加密协处理器是一组全新的安全加速器,旨在帮助全球顶级数据中心设备制造商有效地扩展,以处理安全网络流量的急剧增长。 相似文献
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对Montgomery算法进行了改进,提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构,其功能部件是并发操作的,指令执行亦采用了流水线的形式。在10MHz的时钟频率下,加密1024位明文平均仅需3ms,解密平均需177ms。 相似文献