AES密码电路抗差分功耗分析设计

针对差分功耗分析（DPA）攻击的原理及特点,分析了高级加密标准（AES）的DPA攻击弱点,采用掩盖（Masking）的方法分别对AES算法中字节代换部分（SubBytes）及密钥扩展部分进行了掩盖,在此基础上完成了AES抵御DPA攻击的FPGA硬件电路设计。通过对该AES的FPGA电路的差分功耗攻击实验验证,该方法能够很好地抵抗DPA攻击。     

针对分组密码的攻击方法研究

为提升旁路攻击对分组密码算法硬件实现电路的攻击效果,增大正确密钥与错误密钥间的区分度,提出一种针对分组密码的旁路攻击方法。结合差分功耗分析(DPA)攻击和零值攻击的特点,通过分类来利用尽可能多的功耗分量,以攻击出全部密钥。在FPGA上实现AES硬件电路并进行实验,结果表明,在20万条全随机明文曲线中,该方法恢复出了全部密钥,相比DPA攻击方法,其正确密钥与错误密钥间的区分度更大。     

一种基于最大偏差的AES功耗分析攻击方法

针对高级加密标准(AES)密码算法的电路实现,提出了一种改进的功耗攻击方法.该方法的基本思想是选取2次不同明文输入下的汉明重量差为改进功耗模型,通过选择明文能够最大可能性地增大功耗偏差,从而恢复出密钥.采用UMC 0.25 μm 1.8 v标准CMOS工艺库,利用Synopsys公司的EDA工具得到AES电路加密过程的功耗仿真曲线,建立起功耗攻击平台,并在此平台上进行多种功耗攻击方法的分析和比较.实验结果表明,与普通的差分功耗分析(DPA)和相关功耗分析(CPA)攻击方法比较,提出的改进攻击方法能够以适当的功耗测量次数,以及更小的计算复杂度实现DPA攻击.     

面向AES密码芯片的DPA攻击技术研究

给出针对AES密码芯片的DPA攻击实现方法,并基于Atmel-AES平台使用DPA攻击技术分析得到AES的密钥。证实AES算法面对DPA攻击时的脆弱性,同时也证明对AES芯片抗DPA攻击进行研究的必要性。     

基于时间延迟和掩码的抗DPA方法研究

针对时间延迟技术和掩码技术的不能完全抵御差分功耗攻击的不足,在研究差分功耗攻击防御方法的基础上,提出一种时间延迟和功耗随机化的电路结构,将其应用在AES算法中,并在FPGA开发板、示波器和PC机组成的功耗采集分析平台中进行了验证;通过DPA实验,结果表明,未加防护的AES加密算法IP核能被成功攻击,而增加时间延迟和掩码防护的AES IP核具有抗DPA攻击防护能力;文章的研究方法和思路可为功耗攻击防御研究提供一定的借鉴和参考。     

面向ASIC实现的CPA研究平台及其应用

差分功耗分析（DPA）是一种非侵入式边信道攻击技术,对各种密码芯片的安全构成了极大威胁。为了能够快速地评估密码算法ASIC实现方式的算法级抗功耗分析攻击措施的实际效果,将门级功耗分析方法应用于功耗分析攻击评估技术中,搭建了基于PrimeTime PX和MATLAB的相关性功耗分析（CPA）研究平台。该平台具有较强的通用性,只需修改算法攻击功耗模型部分,即可快速完成对不同密码算法ASIC实现中算法级防护措施的评估。作为应用,利用该平台分别对普通AES算法实现和基于Threshold技术的AES算法实现进行了相关性攻击实验,证明了该平台的有效性和便捷性。     

一种抗DPA及HO-DPA攻击的AES算法实现技术

对Akkar提出的基于随机掩码的AES(Advanced Encryption Standard)算法实现技术进行了安全性分析,指出了可行的DPA(differential power analysis)及HO-DPA(high order DPA)攻击.在此基础上,提出了AES算法的一种改进实现技术,其核心是用不同的随机量对密码运算过程中的中间结果进行掩码,以消除AES算法实现中可被功耗攻击的漏洞.在各随机量相互独立且服从均匀分布的前提下,进一步证明了改进的实现技术能够有效抗DPA及HO-DPA攻击;给出了改进实现中所需的大量随机量的产生技术.与其他典型防护技术相比,改进的AES算法实现以一定的芯片面积开销获得了高安全性.     

差分功耗分析攻击下密码芯片风险的量化方法

针对差分功耗分析(DPA）攻击的原理及特点,利用核函数估算密码芯片工作过程中功耗泄漏量的概率分布密度,通过计算密钥猜测正确时攻击模型与功耗泄漏量之间的互信息熵,将密码芯片在面对DPA攻击时所承受的风险进行了量化。实验表明,该风险量化方法能够很好地估算出密钥猜测正确时攻击模型与功耗泄漏量之间的相关度,并为完整的密码芯片风险分析提供重要指标。     

ECC处理器时间随机化抗DPA攻击设计

为了提高ECC密码处理器的抗差分能量攻击能力,提出了基于软中断的时间随机化抗差分能量攻击方法。首先分析了时间随机化抗DPA攻击的原理;然后结合ECC处理器的运算特征,设计了基于软中断的时间随机化电路;最后搭建了功耗仿真平台。对设计进行仿真分析,结果表明,本设计能够满足抵抗DPA攻击,同时时间随机化部分的功耗特性在能量迹上不易被区分剔除,达到了处理器抗DPA攻击的设计要求。     

一种基于寄存器翻转时刻随机化的抗DPA攻击技术

在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能.