多模式匹配算法的FPGA实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

基于FPGA的液晶显示测频器设计

针对测频器的特点,利用EDA工具设计了一个基于FPGA的分频、采集与处理的微系统,实现了测频器的自动换档和液晶显示功能,并给出了软件设计流程及使用说明。利用自动化设计工具可以大大方便电路的调试,缩短开发时间,具有一定的实用价值。     

基于FPGA的阵列乘法器的设计与实现

先对乘法器进行了分析,然后用现场可编程门阵列(F P G A)实现了阵列乘法器,并分析了设计原理。     

通信协议的Petri网模型与FPGA实现

应用Petri网中的C/E系统建立半双工通信协议模型,并对基于C/E系统的协议模型进行VHDL程序设计.采用EDA软件工具对VHDL语言进行综合、适配,对协议模型进行性能仿真,并由FPGA器件实现该模型,提供了一种协议实现方法.     

基于FPGA的SHA-1算法的设计与实现

SHA-1算法是目前常用的安全散列算法，被广泛地应用于电子商务等信息安全领域。为了满足安全散列算法的计算速度，该文将SHA-1分成5个硬件结构模块来实现，每个模块可以独立工作。对其进行了优化，达到了缩短关键路径的目的，提高了计算速度。独立的模块使得对每个模块的修改都不会影响其他模块的工作，为模块的进一步优化提供了方便。     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

基于FPGA的多模式匹配算法研究与实现

针对模式匹配软件算法速度慢、正确率低等问题,提出一种基于FPGA的硬件多模式匹配算法,通过设计窗口折叠的布鲁姆过滤器,有效减小资源消耗。与多级确认机制结合可降低虚警率,并采用不同于传统方式的并行结构提高查询速度,实现高效率无虚警的精确模式匹配。实验结果表明,采用该算法的高速入侵检测系统吞吐率可达到10 Gb/s。     

数字图像中值滤波算法的FPGA实现

针对传统中值滤波算法排序量大的缺点,详细研究了一种改进的中值滤波算法,对一个n×n的滤波窗口,先对每一列升排序,再对每一行升排序,最后取对角线上像素中值作为滤波结果.用Verilog硬件描述语言实现改进的中值滤波算法,并在Modelsim6.5a中通过时序仿真,最终在Altera DE2开发板上验证和实现.     

基于FPGA的遗传算法流水线设计与实现

针对软件实现遗传算法运行速度过慢的问题,设计一种基于FPGA的遗传算法流水线.硬件系统采用完全流水线结构,划分为选择、交叉、变异、适应度计算4个流水单元.在Cyclone系列芯片上进行实现,测试结果表明,基于硬件实现的遗传算法的运行速度比用软件实现快3个数量级.     

基于FPGA的偶数分频器设计

随着电子技术的发展,工作频率成为电子产品优劣的一个重要依据,这使得我们对晶振的要求越来越高。如果我们仅通过分频,对较高的晶振源进行分频就能很容易的得到比较丰富的频率。分频器是数字系统设计中的一种基本电路,本文介绍了通过QuartusII开发平台,利用Verilog硬件描述语言设计了一种能够实现等占空比的任意偶数分频、等占空比任意奇数分频、不等占空比的任意半整数分频的较为通用的分频器,并通过QuartusII进行了功能仿真。     

基于Sunday算法的改良单模式匹配算法

Unicode编码的中文环境下应用Sunday算法时,如直接使用中文字符生成失效跳转表,将造成空间膨胀,而将中文字符拆分为两个字节进行处理,虽可以降低空间消耗,但匹配的执行速度又会受影响。针对Sunday算法应用于Unicode编码的字符拆分环境时所产生的时间性能降低问题,结合Unicode中文单元的内部关联性,优化了原Sunday算法的辅助跳转表与匹配规则,从而在解决Unicode下算法空间膨胀问题的同时,提升了Sunday算法在此环境下的时间性能,并利用模拟实验对改良算法的时间与空间性能进行了实验证明。     

基于SoPC的网络入侵检测中模式匹配系统设计

设计了一种基于FPGA的模式匹配系统,通过Verilog HDL语言实现系统主体;采用开源的Snort规则,选用由“异或”运算组成的适合FPGA处理的HashMem函数进行模式匹配;通过软件预处理找出Snort中的冲突模式串进行单独匹配从而用硬件方法解决冲突.硬件电路采用DM9000A网络控制器接收网络数据.实验结果显...     

基于FPGA改进电路的高性能正则表达式匹配算法

针对正则表达式匹配过程中吞吐率低及逻辑资源占用数多的问题,提出一种完全基于现场可编程门阵列(FPGA)逻辑电路的改进确定有限自动机(DFA)匹配算法。首先,该算法统计了DFA中每个状态的大多数转移边都会集中指向相同状态特征的结果,随后根据正则表达式的转移矩阵为DFA的每个状态设置一条默认的转移边,最后进行逻辑电路简化处理,并采用L7-filter规则集进行实测。实验结果表明,改进后的DFA方案与非确定有限自动机(NFA)方案相比,有10%~60%的规则获得了更高的吞吐率,62%~87%的规则占用了更少的逻辑资源。     

基于WM算法的多模式匹配改进算法WMN

入侵检测系统中有部分时间用来进行模式匹配,因此提高模式匹配算法的处理速度具有重要的意义。从两个方面改进了目前公认效率较高的多模式匹配算法WM,设计出WMN算法,并对该算法进行了性能测试和分析。实验证明该文提出的WMN算法能够有效提高模式匹配的处理速度。     

基于FPGA的基音检测算法的设计与实现

将FPGA应用在数字信号处理的主流技术DSP中是Ahera推广的重要应用之一．本文依据Altera提出的基于FPGA的DSP解决方案，按照面向系统级和算法级的硬件设计思路，为语音信号处理领域中一项重要技术——“基音周期特征提取”实现DSP—IP核和执行架构的设计，并通过性能评价分析验证算法的DSP实现使整个系统在执行效率上的大幅提高。     

基于FPGA的实时SGM匹配算法研究与实现

传统SGM算法,运算复杂度高,硬件资源需求量大,难以应用到实时嵌入式系统中。为此提出一种基于FPGA嵌入式平台的实时SGM（Real-Time SGM,RT-SGM）算法。RT-SGM选取三个方向作为匹配算法的优化方向;设计新的算法的结构,使该算法能运行在Pipeline状态下;提出一种新型中值滤波算法对结果进行优化。在FPGA硬件平台上完成实验。实验结果表明,RT-SGM运行速度相比于传统SGM算法提高了30%,而在资源需求上只有传统SGM算法的一半,同时其精度与传统SGM算法相当,适合应用到实时嵌入式系统中。     

基于线模式的指纹细节点匹配算法

提出了一种新的基于线模式的指纹图像细节点匹配算法,这种算法先分别找出最佳匹配点对,确定相对旋转角度,较快地确定两个指纹的相关性,之后再搜索漏的匹配点对,去掉错误的匹配点对。算法受指纹增强、后处理的影响较小,细节点相似程度受其邻域细节点影响较小。介绍了算法的具体实现方法,并用实际指纹数据进行了测试。初步测试的结果表明,此算法是指纹图像细节点匹配的一种有效算法。     

基于FPGA硬件策略的入侵检测的研究

通过对入侵检测原理的分析,提出了一个基于FPGA硬件策略的IDS原型.数据分发功能由数据预处理模块完成,对数据包的分析检测通过多软核并行处理的方法来提速,并采用协处理器来加速完成模式匹配过程,系统的控制和管理功能由主控模块来完成,可以根据需要增加硬件和自定义指令来提高系统性能.实验结果表明,在入侵检测系统中采用硬件策略比软件实现具有更好的性能.     

基于HASH-TCAM算法的高速模式匹配研究*

针对基于硬件的模式匹配算法处理长模式串时吞吐率不高的问题,提出了基于将哈希压缩与TCAM查表相结合的算法——HASH-TCAM算法。通过哈希算法将待匹配的关键字预处理,减少其长度,解决了40 Gbps线速下的长模式串匹配问题,并通过40 Gbps测试仪验证了该算法的可行性。分析表明,该算法在查询的固定关键字长度为72 Byte,模式集数目为5000,哈希压缩后地址的编码宽度为46 bit时,模式识别模块以牺牲冲突的代价实现了51.2 Gbps的吞吐率,可以满足40 Gbps链路中DPI算法的逐包线速的需求     

基于模式串匹配的Ethernet协议识别算法研究

协议识别是网络安全与对抗领域中的一项关键技术。简要介绍了网络协议识别的重要性,分析了Ethernet类协议的特征,构建了协议识别的系统模型,依据Ethernet类协议的特征,提出了一种新的基于模式串匹配的协议识别算法NEWMATCH,并对该算法的性能进行了分析,并与传统模式串匹配算法（如：BF、KMP、BM等）进行了比较。该算法在Ethernet类协议识别方面具有一定的适用性。