基于RISC-V浮点指令集FPU的研究与设计

针对目前浮点运算软件实现速度慢,不能满足嵌入式处理器实时性要求以及运算种类有限等问题,提出了一种基于RISC-V指令集的浮点处理器,能够执行加法、减法、乘法、除法、平方根、乘累加以及比较运算,完全符合IEEE 754-2008标准.在VCS仿真环境下对浮点处理器进行了功能验证,各模块均能满足正确性要求.将浮点处理器与一...     

基于VHDL的浮点算法研究

浮点运算是数字信号处理中最基本的运算,但因为现行EDA软件没有提供浮点运算功能,使其在FPGA中的实现却是个棘手问题.文中提出了一种基于VHDL的高精度浮点算法,并以9位实序列为例,通过浮点数表示、对阶操作、尾数运算以及规格化处理等步骤高效并准确地实现浮点加/减法、乘法、除法以及平方根等运算,最后在FPGA中下载并实现了上述浮点运算,并给出测试结果.测试数据表明:所设计的浮点算法在其浮点数位宽所对应的精度范围内,可以在FPGA上成功地实现包含加、减、乘、除及求平方根等各种浮点运算.     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构,详细分析了算法中基于加法、乘法的运算过程,为使运算更适合在FPGA平台实线,可使用一些技巧达到优化目的.详细阐述了使用FPGA高速实现运算关键部分的设计思路.针对FPGA设计中对速度与面积两项指标的不同要求,给出了两种设计方案.最后,给出算法在FPGA实现方式下的性能比较.     

在FPGA上实现对RS译码器的优化设计

针对里德所罗门码(Reed-Solomon, RS)译码在硬件实现时存在数据量大、消耗资源多等问题，基于CCSDS标准中的RS(255,223)码，根据欧几里得核心译码算法，在FPGA上实现对RS译码器的优化设计。本文提出采用乘法器因子矩阵方法将有限域中的乘法计算转换为加法运算，用异或操作在硬件中实现，简化硬件运算数据量；在欧几里得算法核心模块实现中，采用多项式除法电路和多项式乘法电路进行硬件电路设计，降低运算复杂度，可以有效节约硬件资源。通过FPGA测试验证，优化设计的译码器可以有效译码并具有较好的译码性能，完成最多16个码元数据的纠错。     

快速实现数字签名的宏观加模算法

提出一种宏观累加模的快速模幂乘的算法,将乘法运算和求模运算转换成简单的移位运算和加法运算,从而避免了求模运算和减少大数相乘次数。实验表明,本算法可以用接近n/2次n-bit的加法运算即可实现A×BmodN运算,在宏观上看,计算C=me要比Montgomery等算法快2倍。     

基于Ⅱ型ONB并行乘法器的设计与实现

在椭圆曲线密码体制中,有限域的乘法运算是最关键的运算。基于Ⅱ型正规基域的加法运算速度快、乘方运算简单,但乘法运算比较复杂,成为该域上运算的瓶颈。为了解决这个问题,该文在分析串行乘法算法的基础上对算法进行改进,该算法与串行乘法算法相比,减少了运算周期,有效地提高了运行速度,根据改进算法设计并行乘法器结构,并在FPGA上进行实现,为进一步提高椭圆曲线加密速度提供硬件基础。     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构，详细分析了算法中基于加法、乘法的运算过程，为使运算更适合在FP—GA平台实线，可使用一些技巧达到优化目的。详细阐述了使用FPGA高速实现运算关键部分的设汁思路。针对FPGA设计中对速度与面积两项指标的不同要求，给出了两种设计方案。最后，给出算法在FPGA实现方式下的性能比较。     

GPS信号串行捕获算法研究

传统串行搜索算法在时域内对所有可能的频点和相位进行串行搜索,搜索的过程只需要加法和乘法运算,无论是在硬件还是软件中都容易实现,在GPS接收机设计中得到大量应用.但由于串行搜索算法在实际接收机中实现时,捕获过程需要大量的相乘、累加运算,需要较长的捕获时间.文中从降低相乘和累加运算个数入手,提出一种改进算法,使得捕获速度得到明显提高.利用MATLAB分别对传统的和改进的算法进行了算法仿真;根据信号捕获理论结合仿真实验结果,对两种算法进行了比较和分析,认为改进算法可以有效的应用于GPS信号捕获,而且提高了捕获的速度.该算法时于其它系统的伪随机码捕获也是适用的.     

并行分布式LMS自适应滤波器的FPGA实现

FPGA因为相较于传统的ASIC拥有许多优势,在该领域的重要性也在不断提高。为了保证基于LMS自适应数字滤波器在硬件上的高效实现,使用无乘法结构的实现方案能够获得更好的效果。FPGA实现自适应数字滤波器的复杂性取决于乘法累加(MAC)的操作数量,而使用并行分布式算法通过使用查找表(LUT)替代乘法累加运算,能够显著降低硬件实现的复杂性,并且能减少逻辑资源的利用率,同时利用FPGA并行处理的优势,可以提高运行速度。所提出的方法通过软件仿真证明其有效性和优越性。     

基于SoPC的二维IDCT分布式算法的IP核研究

研究基于SOPC的视频解码系统中二维IDCT硬件设计与实现.针对二维IDCT的运算量大、乘法运算多,导致占用FPGA资源多和系统速度慢等问题,其设计采用-维IDCT复用,研究分布式算法实现乘法累加,并使用偏移二进制编码来减小其查找表大小,其直接占用FPGA逻辑单元内的查找表LUT,没有寄存器或内置RAM.综合结果表明,...     

基于FPGA的单精度浮点数乘法器设计

设计了一个基于FPGA的单精度浮点数乘法器。设计中采用改进的带偏移量的冗余Booth3算法和跳跃式Wallace树型结构,并提出对Wallace树产生的2个伪和采用部分相加的方式,提高了乘法器的运算速度;加入对特殊值的处理模块,完善了乘法器的功能。本设计在AlteraDE2开发板上进行了验证。     

基于FPGA的整数开方运算

在使用FPGA作为控制芯片对发电机进行控制时,发电机的三相电压有效值计算涉及到开方运算。若要在FPGA上实现某个数的开方运算,QuartusII提供了开方模块altfp_sqrt,但是这个模块有严格的使用要求,要求用户输入的被开方数是IEEE754标准浮点数,altfp_sqrt模块的输出结果也是IEEE754标准浮点数。这种浮点数不便于用户使用和阅读。用VHDL语言提出了一种基于FPGA的整数转换为IEEE754标准浮点数的方法,同时也提出了基于FPGA的IEEE754标准浮点数转化为整数的方法,应用这两种方法再结合Quartus II提供的altfp_sqrt模块实现了对整数的开方运算。以Quartus II为软件工具,以Cyclone II系列的EP2C8Q208C8为硬件平台,在发电机控制应用中对方法的正确性给予了证明。     

基于FPGA的数字滤波器乘法模块改进

乘法运算是数字滤波器中的核心操作,其性能的好坏直接影响整个滤波器的特性.在数字滤波器理论及常见实现方法的基础上,介绍了能高效实现固定常系数乘法的分布式算法原理,给出了在FPGA中用查找表实现FIR滤波器的算法设计.在乘法设计模块中,根据分析结果对算法的实现进行了改进,给出了减小误差的设计方案.该设计借助仿真软件对该方案进行验证,其结果表明数字滤波器的实现方法减小了误差,其性能优于传统的数字滤波器.     

基于改进Kalman滤波的可见光极小目标TBD跟踪方法

针对无人机可见光图像极小目标跟踪问题,本文提出一种基于改进卡尔曼滤波的 (Tracking before detection,TBD)跟踪方法。首先利用检测算法定位目标位置作为卡尔曼滤波的测量值,检测过程中的匹配相似度参数作为卡尔曼滤波测量噪声协方差矩阵的参照依据,其次利用卡尔曼滤波建立跟踪框架预测下一帧的目标位置,最后检测模块以预测位置为 参考位置进行局部搜索,完成整个检测跟踪过程。为了提高跟踪效率,本文根据检测和预测位置积累误差判决检测模式,误差超过门限值则采取全局检测模式消除积累误差,否 则使用局部检测模式,降低TBD跟踪算法的运算复杂度。仿真实验证明,本文方法可以有效检测跟踪极小目标,提高跟踪的实时处理能力。     

基于奇异值分解的方向估计改进方法

基于相位匹配原理的奇异值分解法(Singular value decomposition based on signal phase matching,SVDSPM)的波达方向估计的均方根误差在高信噪比下无法逼近克拉美罗界,针对该问题提出了基于相位匹配原理的修正奇异值分解法(Modified singular value decomposition based on signal phase matching,MSVDSPM)。该方法将阵列接收信号转换到频域,取相位匹配后各阵元中心频点频谱与其均值差值的距离平方和的倒数作为方向估计算子。仿真表明MSVDSPM方向估计的均方根误差可以在高信噪比下逼近克拉美罗界。MSVDSPM保持了SVDSPM在单源入射时的尖锐谱峰,它等价于常规波束形成方法,并且其主瓣宽度与分析频率无关。     

全数字锁相环实现的自适应低通滤波电路

提出了一种新的基于全数字锁相环的自适应低通滤波系统的结构和实现方法。输入信号经整形后产生方波信号,方波信号经FPGA实现的全数字锁相环锁相同步倍频后,再将同步倍频信号输入到开关电容滤波器MAX295的时钟输入端,通过该时钟信号来控制滤波器的截止频率,从而实现滤波器频率的自动跟踪。介绍了系统设计原理,详细分析了FPGA实现全数字锁相环和锁相倍频的设计方法。通过实验验证了该系统的可行性和有效性,能够实现1 kHz至50 kHz的频率自跟踪倍频和滤波。     

基于FPGA的Gigabit入侵检测系统设计与实现

随着网络带宽的增长,基于软件的入侵检测系统已不能适应千兆网络安全的需求。本文基于FPGA实现了千兆网入侵检测系统,其中的流量捕获、数据包解析、规则集模式匹配等计算密集的任务模块由FPGA中的高速运算逻辑实现,而人机交互部分由嵌入式系统实现。测试结果显示,系统在1Gbps最小包压力流量下进行数据包分析与检测时,可以达到0丢包率。     

An FPGA implementation for real-time edge detection

The Hessian matrix-based edge detection algorithm of Dr. Carsten Steger has the advantages of high accuracy and versatility. However, this algorithm has a complex and time-consuming computation process. Large-scale Gaussian convolution also employs a large number of multipliers when implemented on a field programmable gate array (FPGA). To address these problems, an FPGA implementation for Steger’s edge detection algorithm is proposed. This implementation employs pipeline and parallel architectures at both task and data levels for data stream processing. The original kernels of Gaussian convolution are simplified with box-filter to convert the multiplication operation in the convolution into addition, subtraction, or shift operations with the concept of integral image, thereby minimizing the multiplier resources. The proposed FPGA implementation demonstrates a favorable accuracy and anti-noise capability when dealing with different degrees of blur and noise in an image. Therefore, the FPGA implementation can satisfy real-time edge detection requirements.     

一种新型的塔康方位角估算方法

塔康作为近程无线电导航系统,为飞机提供与地面台的距离和方位角度等信息,但由于硬件工艺、环境等限制,其测量精度极易受到噪声的影响.针对这一问题,提出了一种新型的方位角估算方法.该方法在最小二乘法的基础上,创新性地增加了误差检测功能和拟合数据反馈的功能,通过误差检测功能去除超过误差门限范围的接收数据,再利用平均后的拟合数据...