一种基于高度并行结构的二维DCT/IDCT处理器设计

本文介绍一种适用于MPEG-4视频简单层(Simple Profile Layer1-3)压缩编码的二维88 DCT/IDCT处理器设计,该处理器设计充分利用DCT与IDCT的相似性及算法对称性,用高度的并行结构来加快处理速度,采用一维DCT/IDCT单元复用的方式来实现二维DCT/IDCT运算和简化的乘法器设计,在满足处理速度和精度要求的基础上,利用较少的晶体管数目实现了一种高性能二维DCT/IDCT处理器。     

适用于VLSI的一种并行乘法器结构

本文给出了二进制补码和无符号乘法器的通用表达式。对VLSI乘法器的结构进行了讨论。     

一种适于VLSI实现的并行乘法器结构

本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。     

一种新型2-DCT/IDCT结构的设计与实现

本文根据MPEG-2视频编码的特点,设计了仅由一个1-DCT核完成的2-DCT/IDCT结构,该结构的转换矩阵通过SRAM实现,具备双端口的输入输出,数据吞吐率较高,能够有效节省芯片面积.1-DCT核由7个乘法器组成,乘法器可以根据计算速度的快慢灵活设计.为了解决双端口无冲突的存储访问,提出了一个数据排列方案.由于乘法器的乘数之一为常数,我们设计了一种常数修改方案能够有效的降低成法器的硬件开销.该2-DCT/IDCT结构通过了FPGA验证,具有较强的工程实用价值.     

基于流水的HEVC IDCT/IDST模块VLSI设计

2013年1月HEVC(High Efficient Video Coding)被ITU-T和ISO/IEC正式确立为新一代视频编码国际标准.为了实现更高的压缩效率,HEVC使用了多项新技术.在空间域变换方面,HEVC支持从4×4到32×32的可变尺寸的IDCT变换,同时根据模式进行4×4IDCT和IDST变换的选择.由此提出了一种HEVC IDCT/IDST变换架构.采用基于流水的数据流调度策略和系数矩阵优化方案,提升了硬件效率和接口带宽利用率.采用65nm工艺库综合后,一维IDCT/IDST单元的等效门数约为40K,最高工作频率为500MHz,与现有设计相比可以实现30%以上的硬件资源减少和60%以上的吞吐率效率提升.仿真结果显示该结构可以实现对4k×2k@30f/s视频的IDCT/IDST处理.     

嵌入式系统中MPEG-4解码IDCT的硬件实现和验证

离散余弦反变换(IDCT)广泛应用于MPEG-4等视频压缩、解压缩应用中。在嵌入式系统中,IDCT运算的效率将直接影响MPEG-4实时解码性能。文中根据嵌入式系统的特点,提出了一种新的IDCT硬件实现方法,并采用了一种新的验证手段对该硬件实现进行了全方位的验证。该方案已经应用于一款SoC芯片中的硬件MMA(多媒体加速单元)中。     

一种支持无符号数的流水线乘法器

文章介绍了一种32×32位的乘法器设计方案。该乘法器采用了改进的Booth算法,增加对无符号数乘法的支持,简化了部分积的符号扩展,使电路结构简洁清晰;使用(4,2)计数器实现Wallace树提高了部分积的归约性能;应用了流水线技术并且具有完整的控制接口。该设计综合考虑了一个高性能通用CPU对定点乘法的要求,作为某CPU定点部件的一部分,在FPGA和ASIC上得到验证。     

一种高效的可伸缩分组并行有限域乘法器及VLSI实现

文章提出了基于全1多项式基的可伸缩分组并行有限域乘法器结构，并按照最低位先入和最高位先入的方式分别进行了算法描述，分别称为AOPBLSDM（AOP-Based LSD-first Digital-Serial Multiplier）和AOPBMSDM（AOP-Based MSD-first Digital-Serial Multiplier)。该乘法器的结构规整，适于VLSI实现；同时由于该乘法器具有面积和速度可伸缩度大的特点，因而可以在不同的应用场合下找到最佳的实现方案。理论分析及ASIC综合实现结果均表明，本文所提出的结构在面积和速度上具有一定的优势。     

二维DCT算法及其精简的VLSI设计

采用了快速算法,并通过矩阵的变化,得到了一维离散余弦变换(Discrete Cosine Transform,DCT)的一种快速实现,并由此提出一种精简的超大规模集成电路(Very-large-scale integration,VLSI)设计架构.使用了一维DCT的复用技术,带符号数的乘法器设计等技术,实现了二维DCT算法的精简的VLSI设计.实验结果表明,所设计的二维DCT设计有效,并能够获得非常精简的电路设计.     

一种基于FPGA的二维DCT和IDCT的新算法

提出了一种新的二维DCT和IDCT的FPGA实现结构,采用行列快速算法将二维算法分解为两个一维算法实现,其中每个一维算法采用并行的流水线结构,每一个时钟处理8个数据,大大提高电路的数据吞吐率和运算速度。通过Modelsim仿真工具对该设计进行仿真,证明该算法的功能的正确性,进行一次8*8的分块二维DCT变换仅仅需要16个时钟,满足图像以及视频实时性的要求。     

基于SSE2的MPEG-4视频快速解码研究

离散余弦逆变换是MPEG-4视频纹理解码中运算时间开销最大的部分.本文在快速离散余弦逆变换算法的基础上,引入针对多媒体数据流的SSE2并行计算技术.在保证图像质量的前提下大幅度提高了软件的解码速度.实验结果表明,该方法能有效地降低MPEG-4视频解码的时间开销,适合于NC环境下的视频分发应用.     

MPEG—2视频解码的VHDL描述与验证

本文提出一种MPEG－2视频解码的硬件结构,并采用VHDL进行了描述。辚实现MPEG－2视频时的实时解码,本文针对时序控制、变长码解码、反量化、TDCT、运动补偿和输入输出控制等各部分都提出了相应的性能的电路结构。验证和仿真的结果表明：本文的设计可以完成相应的功能,能被用于实现MPEG－2MP@ML的实时解码芯片。     

先进音频编码中MDCT的新型递归结构及其FPGA设计

文章以新型的MDCT递归算法为基础，首先给出了一种主要模块分时共享、数据流同步多路处理的改进型并行处理结构，其可以高效地应用于国际音频标准MPEG-2以及MPEG-4的先进音频编码（AAC）当中。另外，针对递归实现结构高度模块化和较强规则性的特点，进行了FPGA的设计和仿真，结果表明：改进后的处理结构在增加少量硬件模块的条件下．大大提高了运算速度。     

一种嵌入式协处理器的设计

文章介绍了嵌入式协处理器LSC87的结构和控制方式，LSC87为与Intel8087指令功能全兼容的嵌入式协处理器，研制中采用了Top-down完全正向设计流程，选择微程序作LSC87数据路径的控制以便于支持所有7种类型定浮点操作数与6种异常的屏蔽和非屏蔽处理，其中部分数据路径部件还组合了硬连线控制，使LSC87不仅对复杂操作的处理可控性好，而且有利于数值迭代计算的简单快速实现。     

一种嵌入式SIMD协处理器地址产生器的设计

文章介绍了一种新的嵌入式SIMD协处理器地址产生器.该地址产生器主要完成地址计算和协处理器指令的场抽取功能.为了提高协处理器的性能,地址产生器中设计了新的传送路径.该传送路径能够不通过地址产生器中的ALU而把数据送入寄存器中,这个传送路径能够减少ldN指令的一个延迟周期.在SMIC0.18微米标准库单元下,该地址产生器的延迟能够满足周期为10ns的协处理器.     

基于MPEG-4的远程视频监控系统的设计与实现

首先通过介绍MPEG-4的主要特点,说明MPEG-4适用于交互AV服务以及远程监控,尤其适合Internet环境的应用.根据远程监控的特点提出了系统实现时主要算法的设计思想.在讨论Sprite编码及分层可扩展性编码等系统实现的核心算法之后,给出了系统的实现.     

一种基于SoC的MPEG-4视频解码加速器

实现了一种应用于系统芯片（SoC）的MPEG-4视频解码加速器。该解码器可完成MPEG-4解码中计算量最大的离散余弦变换（IDCT）、反量化（inverse quantization）和运动补偿叠加（reconstruction）。本文通过算法、总线接口、存储器结构以及硬件开销方面的优化,使得在满足MPEG-4实时解码的基础上,加速器占用SoC系统芯片的总线带宽和硬件面积尽量的小,并有利于存储器的复用。经实验验证,本设计可以对MPEG-4简单层（simple profile）实时解码。     

基于纹理图像的MPEG-4运动补偿电路的VLSI设计

在采用外部存储和内部缓存的两级存储方案的基础上,提出了一种基于纹理图像的MPEG-4ASP@L5运动补偿电路的硬件结构,并完成了VLSI设计。针对运动向量的预测算法,在满足实时译码的前提下对电路的内部缓存LM2进行了优化。对于重叠块运动补偿算法,提出了一种有效的双循环替换缓存结构。采用TSMC0.25μm1P5MCMOS工艺,完成了运动补偿电路的VLSI实现,芯片内核面积为1.31mm×1.31mm,最高工作频率150MHz。系统仿真结果表明该电路可在120MHz的频率下对符合ASProfile标准的ITU-R601格式的纹理视频流进行实时运动补偿。