一种高效的AVS自适应环路滤波器硬件设计

提出了一种高效的AVS自适应环路滤波器的结构设计。滤波器设计了5级流水线结构,通过优化滤波顺序,合理地安排片上存储空间,大大缩短了处理一个宏块的周期。提出的设计结构,处理一个宏块只需要112个周期。实验表明,使用0.18μm SMIC CMOS库,在125 MHz频率下综合,所提出的结构只需20.7千门,可以被用于AVS高清视频的实时滤波处理。     

AVS环路滤波器的VLSI设计与实现

设计并实现了一种适用于AVS高清解码器的环路滤波器。该结构利用将水平边和竖直边相邻块数据分开存储的方法,以及流水线的滤波操作,加快了环路滤波器的处理速度,提高了工作频率。利用片内SRAM部分数据自更新的方法,减少了数据的传输。该VLSI实现采用0.18μm CMOS工艺综合的最高工作频率为167 MHz,电路规模约36 k等效逻辑门(含片内SRAM)。仿真结果显示,设计的环路滤波器能够对AVS高清视频(1 280×720 60帧/s)进行实时的环路滤波。该环路滤波器可用于AVS高清实时解码器芯片中。     

AVS自适应环路滤波器硬件设计与实现

设计了一种适合于AVS的自适应环路滤波器.为解决计算复杂度高的问题,通过片内缓存管理方式和流水线设计,解决了环路滤波的硬件实现时速度幔的问题,使得效率提高,达到了实时解码的要求.最后采用Verilog语言进行设计和仿真.     

一种适用于AVS自适应环路滤波器的VLSI实现

提出了一种新的适用于AVS自适应环路滤波器的VLSI实现。在实现时,采用了垂直滤波和水平滤波交叉进行的顺序,使得中间数据存储单元只需要存储两个8×8的块而不是整个宏块的数据,并且通过有效的控制机制,完成对一个宏块数据进行环路滤波仅需316个时钟周期,可以达到高清实时解码的要求。     

AVS环路滤波器的FPGA优化及实现

针对AVS环路滤波的算法原理,用VHDL语言完成了在FPGA硬件平台上的设计和仿真实现。环路滤波器对滤波数据的存储结构进行了合理的安排,用连续地址和跳变地址相结合的方式读取数据,并实现了读取数据的同时并行进行计算操作,减少了环路滤波所占用的时钟周期,提高了计算效率。该设计基于Xilinx公司的Virtex-4平台实现,最高时钟频率可达到140 MHz,满足AVS实时编码要求。     

一种支持H.264与AVS的高效环路滤波器设计

提出一种高效的多模环路滤波器,支持H.264 BP/MP/HP和AVS的视频解码.为实现H.264和AVS滤波结构的复用,对宏块中需要滤波的边界作了修正;使用新颖的混合滤波顺序和宏块分割策略,提高数据的重用率,减小片上缓存;采用并行流水处理等技术提高数据吞吐量.使用65 nm的CMOS工艺库,在200 MHz的工作频率...     

一种适用于AVS去块滤波器的硬件实现方法

设计一种自适应去块滤波器的硬件实现方法,采用垂直滤波和水平滤波交叉的处理顺序,通过使用寄存器组进行转置和存储中间数据,极大减小了访问带宽和片上存储资源,通过有效的控制机制实现了在289个时钟周期内对单一宏块数据进行去块滤波,可满足高清视频实时编码的需要.     

AVS解码器帧内预测并行自适应硬件实现

分析了AVS标准帧内预测的各种模式,在对各模式计算公式相似性进行分析的基础上,针除平面模式之外的其他5种预测模式提出了一种自适应的并行处理模块,可高速计算预测像素值,在各种模式下处理完整的8×8块最少一个需时钟周期,最多6个时钟周期,缩减了电路面积,简化了控制逻辑.处理能力达到AVS标准1920×1080,30 f/s(帧,秒)的高清视频要求.     

有源环路滤波器的设计分析

在PLL频率合成器中,环路滤波器的设计对PLL的输出性能有着非常重要的影响。然而在某些场合VCO要求的调谐电压比PLL的充电泵输出电压高得多,这种情况下就必须选用有源环路滤波器。有源环路滤波器基本上可以分为差分结构和单端结构2种,可根据实际应用的PLL充电泵输出来进行选择。在进行有源环路滤波器的设计过程中,选择合理的环路滤波器拓扑结构以及低噪声放大器将最小化对PLL相位噪声的影响。     

基于电荷泵锁相环的有源环路滤波器的设计

环路滤波器是锁相环中的一个关键模块,对宽带高压VCO进行调谐时,常采用有源滤波器。在论述了电荷泵锁相环基本原理的基础上,对有源环路滤波器的结构以及滤波器对锁相环性能的影响进行了分析,推导出有源环路滤波器参数的设计方法。根据课题设计了三阶有源环路滤波器,用ADS工具对锁相环系统性能进行仿真,仿真结果与理论相吻合。实验结果表明,所设计的滤波器满足了课题的要求,验证了本方法的正确性。     

AVS环路滤波专用结构

提出了一种用于AVS去块效应虑波的实用环路滤波结构.使用优化的滤波顺序,处理一个宏块只需要168个周期,而且硬件面积大大减小.实验表明,使用0.18μm CMOS工艺,所提出的结构只需要11.23千门.在50 MHz工作频率下,能够支持AVS高清视频解码的实时滤波处理.     

AVS高清视频环路滤波结构与电路实现

提出一种适用于AVS高清视频的环路滤波结构.该结构采用双端口存储器,在接收重建数据的同时,计算环路滤波结果,降低了输入输出延迟;通过改进滤波时序,达到较高的滤波效率;采用流水线计算滤波结果,提高了频率.对该模块进行了仿真和综合,在0.18μm工艺下,频率为200MHz,面积为18×103等效逻辑门,支持1920×1080,每秒60帧的视频解码.     

一种针对AVS去块滤波的高性能结构

在AVS视频解码器设计中,环路去块滤波成为实时处理的瓶颈之一。该文提出了一种实用的环路滤波结构,处理一个宏块只需要164个周期。使用新颖的滤波顺序,待滤波数据缓冲从1616宏块大小降低为168半宏块大小。使用数据重用策略, 滤波中间数据的存储空间大大减小。实验表明,使用0.18m CMOS工艺,在50MHz下综合,该文提出的设计只需要9.2k门。工作在50MHz频率下,该文提出的设计能够支持高清视频解码的实时滤波处理。     

AVS中可变长解码器的硬件设计

AVS是我国自主制定的音视频编码技术标准。简要介绍AVS标准视频压缩部分的特点,重点研究AVS可变长熵解码的原理和技术方法并进行优化,主要采用并行解码结构以达到实时解码。在此基础上提出了一种针对AVS视频编码标准的变长码——指数哥伦布码解码的硬件设计结构,最后给出实现该硬件结构对应FPGA实验仿真结果。     

AVS视频硬件解码器运动补偿单元的设计

本文基于音视频编解码标准AVS运动补偿部分算法。提出了一种高效的硬件结构。该设计以8×8块为基本运算单元,由运动向量MV计算、参考像素读取及像素插值3级流水线结构组成,并采用VerilogHDL语言完成了硬件设计,实验数据表明本设计能够完全满足AVS高清视频实时解码的要求。     

一种AVS高清视频解码器的设计

提出了一种在150MHz工作频率下实现AVS高清视频解码器的设计方案,对性能要求进行了分析,指出了解码器设计需要解决的问题,给出了整体设计架构。对各关键环节的优化提出了设计方案,并在FPGA上验证该解码器。