基于FPGA的智能串口模块设计

基于FPGA的智能串口模块用于扩展3U Comapct PCI工业控制计算机的RS232串行接口。智能串口模块在硬件设计采用FPGA,在FPGA内部实现NiosⅡ软核,作为处理器实现串行通讯的智能控制功能,通过设计通用异步串行控制器（UART）IP核,实现串行接口的通讯协议,使模块具集成度高、有可灵活配置性、易功能扩展等优点,模块采用处理器管理串行接口的数据收发,从而提高了串行接口数据传输的稳定性,降低了在传输过程中出现数据丢失现象的几率。     

内嵌8051的USB 2.0设备控制器IP设计

基于USB 2.0协议规范提出了一个USB 2.0设备控制器串行接口引擎SIE的IP核的设计,并内嵌8051软核作为其微控制器进行SoC设计。所设计的SIE核在FPGA开发板上经过验证。     

基于E语言和C参考模型的IP功能验证方案

提出并实现了一种基于E语言和C参考模型的IP功能验证方案。该方案能够自动生成验证向量并自动完成仿真结果的正确性判断,可以解决验证的充分性和验证时间之间的矛盾。使用这种方案可以有效地提高功能验证效率和质量,缩短设计周期,降低设计成本。     

基于SOPC的USB设备控制器IP核设计

可编程片上系统将处理器、存储器、I/O接口等系统设计必需的功能模块集成到一个可鳊程逻辑器件上,具有灵活的设计方式、可裁减、可扩充、可升级等优点,并具备软件硬件在系统可编程的功能.详细给出了基于Altera公司的SOPC器件完成USB设备控制器IP核的设计方法和过程.首先是对USB控制器IP核功能模块的划分,然后是分模块进行具体的设计.重点讲述了串行接口引擎控制状态机和端点控制器的设计.最后,在实现USB设备控制器的基础上,对整个设计进行对仿真、验证和综合.     

基于NiosⅡ的智能多接口片上系统设计

设计了一种基于NiosⅡ处理器的片上系统(SoC),集成了NiosⅡ处理器IP、PCI接口IP、网络接口IP以及基于Wishbone总线的串行接口IP核、CAN接口IP核等。系统具有可重配置、可扩展、灵活、兼容性高、功耗低等优点,适合于片上系统开发与应用。本设计使用Verilog HDL硬件描述语言在QuartusⅡ环境下进行IP软核设计、综合、布局布线,在Model Sim下完成功能、时序仿真,在SoPC下完成系统的定制与集成,在NiosⅡ IDE环境下完成片上系统软件程序的开发,最后在FPGA器件上实现了智能多接口功能的片上系统。     

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectua lProperty)核的SoC(片上系统)技术得到快速发展，各种功能的IP核可以集成在一块芯片上．从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难，传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试，介绍了广泛应用于IP核测试的方法一内建自测试fBuilt—In SeIf Test)方法，强调了面向IP测试的IP核设计有关方法。     

利用UML-RT序列图支持基于事务的SoC系统级功能验证

SoC基于事务的验证方法面临的一个重要问题是如何设计验证系统级复杂交互行为的事务测试序列。基于场景的序列图是设计人员捕获系统级功能规约的良好方法。本文提出了一种利用UML-RT序列图捕获SoC各个IP核之间的通信协作行为,为基于事务的验证建立高层规约,指导系统级测试序列生成的方法。我们自行开发了一个基于构件的事务验证环境SoC-CBTVE,并在该环境中利用本文的方法对一个典型的SoC设计进行了验证和分析。实验结果表明,利用UML-RT序列图能够捕获SoC系统级IP核之间的复杂通信行为,有效支持SoC系统级功能验证。     

基于SOC的IIC总线IP核设计

该文详述了一种基于wishbone总线接口的IIC总线控制器IP核设计,给出了该IP核的系统接口以及各个子模块的详细设计方法,并对该IP核进行了仿真和验证。     

基于MicroBlaze的AXI总线实时时钟IP核设计

应用MicroBlaze软核作为CPU的硬件平台,在此平台上设计了基于AXI总线的通用实时时钟IP核。给出了创建IP核的过程和导入IP核的方法。介绍了实时时钟的IP核结构,给出了IP核的结构框图。介绍了实时时钟的原理,给出了实时时钟各个模块的核心代码。     

一种基于PVCI的总线封装设计

为了实现IP与SOC中片上总线的快速、有效连接，可以采用为IP设计总线封装的方法。本文研究了一种基于PVCI标准的外设总线封装的设计方法，并设计成为IP软核，设计结果通过了RTL功能验证。     

串行RapidIO验证模型

片上系统设计中大量使用IP核,其验证是整个系统设计的关键.串行RapidIO(SRIO)定义了器件间的全双工串行链路,物理上每个方向使用单向差分信号,因此SRIO核的验证存在一定的难度.该文基于PCI-RapidIO桥的设计与实现,建立了SRIO的验证模型,包括功能仿真模型、硬件验证模型和互操作性验证模型,为SRIO核的验证提供了思路,并建立了SRIO的仿真环境平台和FPGA硬件验证平台.     

USB OTG IP核中AMBA总线接口的设计

AMBA总线接口是USB OTG IP核中用于与外部MCU进行数据通信的接口。在完成USB OTG IP核系统框架设计并充分分析AMBA总线规范的基础上,提出AMBA总线控制状态机的实现方法,完成AMBA总线接口的设计,通过基于Xilinx FPGA验证,仿真实验结果证明设计的正确性,可用于包含USB功能的SoC开发中。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

一种简易的UART IP核的设计与实现

文章主要介绍一种简易通用的UART IP核的设计。UART作为一种短距离、低成本通信的串行传输接口,随着嵌入式系统的迅速发展,已成为SoC(System on Chip)芯片中的一个重要部件,在数字通信中得到了广泛的应用。本设计在对UART的串行通信协议进行详细分析的基础上,采用Verilog HDL语言对ALTERA的Cyclone系列FPGA进行设计,用一片FPGA实现了UART的发送、接收和波特率发生等功能,并验证了结果。这种灵活的设计方法使整体设计紧凑、小巧,提高了系统的兼容性,节约了硬件成本,具有较强的推广价值。     

Avalon总线的音频编解码控制器IP核设计

介绍了基于Avalon总线的WM8731音频编解码控制器IP核的设计,包括音频数据访问接口模块和Avalon-MM接口模块等,并利用SOPC技术将其封装成可重用的IP核.自定义IP核的使用,有效降低了该芯片的开发难度,同时也使系统易于扩展和升级,具有较高的灵活性.在Quartus Ⅱ和ModelSim下使用VHDL语言完成了控制器的设计、仿真以及Nios Ⅱ系统的构建,并通过SignalTap Ⅱ逻辑分析仪进行了硬件测试.仿真和测试结果表明,该控制器满足WM8731各项时序要求.     

基于AMBA总线接口的以太网IP核

介绍了一款32位SoC芯片中基于AMBA AHB总线接口的以太网IP核的设计。目前该IP核已通过RTL级测试与FPGA验证。通过性能测试，表明该以太网IP核能满足许多实际应用的需求。由于其具有标准的总线接口，因此完全可以作为一个可重用的IP核。     

基于FPGA的CompactPCI Express通信接口模块设计研究与实现

通信接口模块用于扩展CompactPCI Express总线工业控制计算机系统的通信接口。模块采用FPGA固核实现PCI Express接口,并且在FPGA内部实现各种总线接口的IP核,使电路设计高度集成化。在电路设计过程中通过仿真保证了高速串行电路的信号完整性。模块已经投入使用,在应用过程中性能稳定。     

基于Avalon总线的计数器接口IP核设计及应用

在控制领域,随着基于FPGA的NIOS Ⅱ软核处理器的广泛应用,NIOS Ⅱ的Avalon总线与外设的接口IP(知识产权)核的研究就显得很有价值.该设计结合FPGA实现了编码器脉冲的整形、滤波、倍频、鉴相、计数和锁存功能,然后运用Verilog语言完成了计数模块与Avalon总线的接口IP核设计,最后采取SOPC(可编...     

AMBA总线SoC系统IP核的即插即用研究

提出一种按照OCP-IP协议将IP自动封装的方法。被OCP-IP协议封装的IP可以直接集成到带有OCP-IP接口的各种总线上。同时,设计了最常用的AMBA总线的OCP-IP接口,进而实现AMBA总线上OCP-IP核的即插即用功能,加快SoC系统的设计和验证。