一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。     

用于视频图像传感器的12 bit 60 MS/s流水线模数转换器

介绍了一种12 bit 60 MS/s流水线模数转换器(ADC),该转换器使用采样保持电路,将连续变化的模拟信号通过一定时间间隔的采样,以实现信号的准确量化,利用增益自举运放提高信号建立的线性度;采用每级1.5 bit精确度的流水线结构实现冗余编码,降低比较器失调电压对精确度的影响,同时提出一种新型的消除静态功耗的预放大比较器结构。该流水线ADC芯片采用华力55 nm 互补金属氧化物(CMOS)工艺进行电路和版图设计。对后仿真结果进行快速傅里叶变换(FFT)分析得到：动态参数无杂散动态范围(SFDR)为86.18 dB,信噪比(SNR)为72.91 dB,信纳比(SNDR)为72.8 dB,有效位数(ENOB)为11.72 bit。     

低功耗10位100MHz流水线A/D转换器设计

介绍了一个10位100 MHz,1.8 V的流水线结构模/数转换器（ADC）,该ADC运用相邻级运算放大器共享技术和逐级电容缩减技术,可以大大减小芯片的功耗和面积。电路采用级联1个高性能前置采样保持单元和4个运放共享的1.5位/级MDAC,并采用栅压自举开关和动态比较器来缩减功耗。结果显示,在输入频率达到奈奎斯特频率范围内,整个ADC的有效位数始终高于9位。电路使用TSMC 0.18μm 1P6 M CMOS工艺,在100 MHz的采样频率下,功耗仅为45 mW。     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种1.8V 10位100Ms/s流水线模数转换器设计

针对自举开关中的寄生效应和导通电阻的非线性问题提出了一种新的低压低电阻的自举开关.同时利用增益增强技术设计高直流增益和高单位增益带宽的运放,从而保证采样保持电路和子级电路的性能.基于以上技术,设计了一个10位100Ms/s流水线模数转换器,该模数转换器用0.18μm CMOS工艺流片验证.经测试,该模数转换器可以在采样率为100MHz,输入频率分别为在6.26和48.96MHz的情况下分别获得54.2和49.8dB的信噪比.     

一种12位80 MS/s CMOS流水线ADC设计

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.     

一种采用4bit MDAC的12bit流水线模数转换器

采用GF 0.18μm标准CMOS工艺,设计并实现了一种12 bit 20 MS/s流水线模数转换器(ADC)。整体架构采用第一级4 bit与1.5 bit/级的相结合的方法。采用改进的增益数模单元(MDAC)结构和带驱动能力的栅自举开关来提高MDAC的线性度和精度。为了降低子ADC的功耗,采用开关电容式比较器。仿真结果表明,优化的带驱动的栅自举开关可减小采样保持电路(SHA)的负载压力,有效降低开关导通电阻,降低电路的非线性。测试结果表明:在20 MS/s的采样率下,输入信号为1.234 1 MHz时,该ADC的微分非线性(DNL)为+0.55LSB/-0.67LSB,积分非线性(INL)为+0.87LSB/-0.077LSB,信噪比(SNR)为73.21 dB,无杂散动态范围(SFDR)为69.72 dB,有效位数(ENOB)为11.01位。芯片面积为6.872 mm2,在3.3 V供电的情况下,功耗为115 mW。     

10bit 60Msps 15mW流水线ADC的设计

给出了一个SMIC0．13μmCMOS工艺的10bit／60MHz流水线ADC的设计方法。该电路去掉了采样保持电路,同时引入运放分享技术,从而大大降低了功耗。仿真结果显示。在60MHz时钟采样时,其ENOB为9．67bit,SFDR为75．2dB。     

一种高线性度14位40 MS/s流水线A/D转换器

设计了一个14位40 MHz、100 dB SFDR、1.8 V电源电压的流水线A/D转换器(ADC).采用增益自举密勒补偿两级运放,可在保证2 Vpp差分输出信号摆幅的前提下获得130dB的增益,有效地减小了运放有限增益的影响;同时,采用冗余位编码技术和动态比较器,降低了比较器失调电压的设计难度和功耗.该设计采用UMC 0.18 μm CMOS工艺,芯片面积为2mm×4 mm.仿真结果为:输入满幅单频9 MHz的正弦信号,可以达到100 dB SFDR和83.8 dBSNDR.     

10 bit 20 MS/s流水线模数转换器设计

设计了一个20MHz采样率,10bit精度流水线模数转换器。采用新颖的栅压自举开关,使电路在输入信号频率很高时仍具有良好的动态性能;用MATLAB仿真增益增强型运算放大器在不同反馈因子下闭环零、极点特性,提出了使大信号建立时间最短的主运放、辅助运放单位增益带宽和相位裕度范围。采用SMIC0.35μm2P4M工艺流片验证,20MHz采样率,2.1MHz输入信号下,SFDR=73dBc,ENOB=9.18bit。     

A Self-Calibrated Pipeline ADC with 200 MHz IF-Sampling Frontend

A 13-bit, 50-MS/s pipeline ADC with IF-sampling capability is presented. A high sampling linearity is obtained through the use of bootstrapped switches. A digital self-calibration algorithm with modified capacitor measurement scheme is employed to improve the accuracy of the first two pipeline stages. The prototype, implemented with a 0.35-m BiCMOS (SiGe) technology, shows a 76.5-dB SFDR at a 194.2-MHz signal frequency and dissipates 715 mW power from a 2.9-V supply.     

A 12-Bit 200-MHz CMOS ADC

A pipelined ADC incorporates a blind LMS calibration algorithm to correct for capacitor mismatches, residue gain error, and op amp nonlinearity. The calibration applies 128 levels and their perturbed values, computing 128 local errors across the input range and driving the mean square of these errors to zero. Fabricated in 90-nm digital CMOS technology, the ADC achieves a DNL of 0.78 LSB, an INL of 1.7 LSB, and an SNDR of 62 dB at an analog input frequency of 91 MHz while consuming 348 mW from a 1.2 V supply.      

14位流水线A/D转换器采样电容值的优化

针对14位流水线A/D转换器中各级采样电容值的优化问题,提出了在系统模型中加入热噪声模型的方法。在14位流水线A/D转换器结构下,通过系统级仿真,得出采样保持放大器(SHA)的采样电容Cs必须大于10 pF,第一级余数放大器的采样电容必须大于2 pF,才能使有限的采样电容引起系统信噪比的衰减小于1 dB的结论。     

14位100 MHz流水线ADC行为级建模与仿真

传统的基于Matlab/Simulink的高速高精度流水线ADC模型对电路设计具有指导作用,但是与实际电路存在一定的差距.为了提高模型的准确性,通过分析折叠式增益增强型运放的特点,建立基于SMIC 0.18 μm混合CMOS工艺的运放传输函数和相对符合实际的数学模型.将运放建模分析结果与采用同一工艺设计的实际电路仿真结果进行对比,验证了模型的有效性.在考虑实际电路中各种非理性因素的情况下,建立14位100 MHz流水线ADC模型,给出了理想情况下与添加非理想因素后流水线ADC模型的输出指标,对实际电路的设计具有指导意义.     

12位50 MHz流水线ADC采样保持电路实现

对采样保持电路进行研究,对增益提高的运算放大器进行2阶系统模拟,得到最佳设计参数;提出一种栅压自举开关电路结构;设计了一个用于12位50 MHz流水线A/D转换器的采样保持电路.采用SMIC 0.35 μm混合CMOS工艺,对整个A/D转换器进行实现.测试结果表明,采样保持电路完全满足设计要求.     

一种10位50 MHz电阻分压型D/A转换器

实现了一个可驱动传输线的采样时钟频率为50 MHz、精度为10位的电阻分压型数模转换器(DAC)。“dual ladder”、“best INL”矩阵式布局等新技术的采用,使得电阻串无需校正即可达到10位的精度。同时,通过运放复用技术,可在不消耗额外功耗的前提下实现阻抗匹配,并达到1.2 V的输出摆幅。该DAC在0.18μm数字CMOS工艺上得以验证实现,芯片面积为0.5 mm2,积分非线性误差(INL)为±0.45 LSB。在3.3 V电源供电、50 MHz的采样频率下,信噪失真比(SNDR)达到61 dB,功耗为55 mW。     

一种10位40 MHz两步式A/D转换器

提出了一种基于两步转换法(5 6)的高速高精度A/D转换器体系结构,其优点是可以大幅度降低芯片的功耗及面积。采用这种结构,设计了一个10位40 MHz的A/D转换器,并用0.6μm BiCMOS工艺实现。经过电路模拟仿真,在40 MHz转换速率,1 V输入信号(Vp-p),5 V电源电压时,信噪比(SNR)为63.3 dB,积分非线性(INL)和微分非线性(DNL)均小于10位转换器的±0.5 LSB,电源电流为85.4 mA。样品测试结果:SNR为55 dB,INL和DNL小于10位转换器的±1.75 LSB。     

一种8位250 MHz采样保持电路的设计

介绍了一种采用0.35μm BiCMOS工艺的双路双差分采样保持电路。该电路分辨率为8位,采样率达到250 MSPS。该电路新颖的特点为利用交替工作方式,降低了电路对速度的要求。经过电路模拟仿真,在250 MSPS,输入信号为Vp-p=1 V,电源电压3.3 V时,信噪比(SNR)为55.8 dB,积分线性误差(INL)和微分线性误差(DNL)均小于8位A/D转换器的±0.2 LSB,电源电流为28 mA。样品测试结果:SNR为47.6 dB,INL、DNL小于8位A/D转换器的±0.8 LSB。     

采用LMS数字校准的13位200MSPS ADC设计

本文设计了无采保电路流水线ADC,并且采用LMS校准技术对ADC前三级3阶和5阶非线性误差进行数字校准。精心设计的运放和开关使MDAC的闭环非线性仅为7LSB左右。仿真结果表示200MSPS采样率的流水线ADC在输入达到83.13M时可以达到77dB的SNDR。     

一种12位400 MHz电流开关型D/A转换器的设计

基于TSMC 0.25μm工艺、采用电流开关结构,设计了一个3.3 V 12位400 M采样率的D/A转换器。在电路中,设计了一种新的电压限幅结构,从而使其具有较好的动态性能。该D/A转换器在1 MHz输入信号下,无杂散动态范围(SFDR)达到83.75 dB;在12.5 MHz输入信号下,可获得70 dB的SFDR;在不同温度和工艺corner下,仿真得到的电路性能也都能达到上述指标。