逐次逼近（SAR）模数转换器进展

介绍了逐次逼近模数转换器（SAR－ADC）的原理结构和研究现状,主要对SAR－ADC 中的DAC、比较器、校准方法等主要模块进行了讨论。基于精度、速度、功耗的考虑,分别对SAR－ADC中的DAC结构进行分析比较,其多采用分段电容阵列或差分电容阵列。简述了比较器在功耗、速度、精度方面的结构调整。基于降低非理想效应,提高精度目的,对比分析了3种校准方法。为不同电路选择适当校准提供参考依据。最后总结了目前SAR－ADC的发展趋势。     

应用于可穿戴式设备的超低功耗SAR ADC研究与设计

针对便携式可穿戴移动设备的低功耗要求,提出了一种超低功耗逐次逼近型（SAR）模数转换器（ADC）。所提出的SAR ADC在数模转换器（DAC）电容阵列中设计了改进型电容拆分电路来降低系统的功耗和面积;并采用双尾电流型动态比较器架构降低比较器功耗。采用0.18μm CMOS工艺对所提出的SAR ADC进行设计并流片。测试结果表明在1.8V供电电压,采样率为50kHz的条件下,其有效位数为9.083位,功耗仅为1.5μW,优值55.3fJ,所设计的ADC适合于可穿戴式设备的低功耗应用。     

13位高无杂散动态范围的SAR ADC

基于标准0.18μm CMOS工艺,设计了一款采样率为500 kSa/s的13位逐次逼近型模数转换器（SAR ADC）芯片。该转换器内集成了多路复用器、比较器、SAR逻辑电路和数模转换器（DAC）电容阵列等模块,实现了数字位的串行输出。使用7+6分段式电容阵列及下极板采样和电荷重分配原理,有效降低了ADC整体电容值及功耗。使用两级预放大的比较器和电荷存储技术降低了失调误差,比较器精度为0.3 m V。在2.5 V电源电压和500 kSa/s的采样率下,后仿真结果表明,ADC的无杂散动态范围为97.14 dB,信噪比为78.78 dB,有效位数为12.78 bit。     

一种用于视频采集10bit低功耗SARADC的设计

本文通过对逐次逼近型ADC原理的分析,设计了一种用于视频采集10 bit,900KS/s的逐次逼近型模拟数字转换器(SAR ADC),该模数转换器主要由采样保持、DAC、比较器和数字逻辑控制器组成。其中,DAC采用电荷定标型结构,利用对称电容阵列结构减少电容所占面积,同时提高缩放电容的匹配精度;比较器采用三级预放大器加一级动态锁存器结构,并且该比较器采用了失调校准技术来提高比较器的精度。电路采用SMIC 0.13um 1P6M CMOS工艺进行设计,仿真结果表明,在900KS/s的采样速率下,有效位数可达8.7bit,功耗仅为1.02mW。     

一种带二进制校正的10位100 MS/s SAR ADC

基于SMIC 65 nm CMOS工艺,设计了一种带二进制校正的10位100 MS/s逐次逼近型模数转换器(SAR ADC),主要由自举开关、低噪声动态比较器、电容型数模转换器(C-DAC)、异步SAR逻辑以及数字纠错电路组成。电容型数模转换器采用带2位补偿电容的拆分单调电容转换方案,通过增加2位补偿电容,克服了电容型数模转换器在短时间内建立不稳定和动态比较器失调电压大的问题,使SAR ADC的性能更加稳定。数字纠错电路将每次转换输出的12位冗余码转换成10位的二进制码。使用Spectre进行前仿真验证,使用Virtuoso进行版图设计,后仿真结果表明,当电源电压为1.2 V、采样率为100 MS/s、输入信号为49.903 MHz时,该ADC的SNDR达到58.1 dB,而功耗仅为1.3 mW。     

一种实现2倍无源增益的噪声整形SAR ADC

设计了一种采用65 nm CMOS工艺的无源噪声整形SAR ADC电路。该电路在SAR ADC的基础上仅增加6个开关和2个电容,以实现噪声整形,整体电路结构简单,有效提高了SAR ADC精度。此外,实现了2倍的无源增益,增强了对比较器噪声的抑制作用。构建具有良好噪声抑制效果的噪声传递函数,避免使用残差采样模块和多路比较器。仿真结果表明,设计的10位噪声整形SAR ADC电路在33.3 MHz采样率、2.08 MHz带宽、1.2 V输入电压的情况下,有效位数达12.4位,功耗为459 μW。     

一种基于分段冗余电容阵列的高速SAR ADC

高速中等精度的模数转换器是通信系统中重要的组成部分。本文提出了一种基于分段冗余电容阵列的高速逐次逼近型模数转换器（SAR ADC）设计方案。该设计方案通过引入分段冗余电容阵列,在降低了面积和功耗的同时,克服了高速采样下,DAC不完全建立对ADC性能的影响。所设计的两级动态比较器,通过噪声分析可知,在满足高速性能的前提下,提高了ADC的精度。基于SMIC55nm CMOS工艺,本文实现了一种12-bit 100-MS/s的SAR ADC。在1.2V电源电压和100MS/s的采样频率,差分输入接近满摆幅下,前仿真结果为SNDR为73.27dB,ENOB可达11.87bit。     

一种高速高精度比较器的设计

数模转换器(ADC)作为片上集成系统SOC的关键模块,直接决定着SOC的性能.比较器更是在ADC中尤其是逐次逼近型(SAR)ADC中起着非常重要的作用.在SAR ADC中,比较器决定着ADC的速度、精度和功耗等指标,因此说,比较器是SARADC的核心电路.设计了一种应用于12 bit、1 Ms/s采样率SAR ADC的比较器,并提出了估算输入失调电压的新方法.仿真结果表明,在1.8 V,UMC18混合信号工艺下,速度能达到20 MHz,增益达到77 dB,有效分辨的最小电平达到400μV,第一级等效输入噪声仅为94μV.在每级电路存在20 mV失调电压的情况下,该比较器仍能将失调电压有效消除.     

用于触摸屏控制电路的低功耗模数转换器设计

为了降低触摸屏控制电路的功耗,本文提出了一种低功耗逐次逼近型模数转换器(SAR ADC)。对该SAR ADC所采用的电容阵列数模转换器(DAC)、比较器和逐次逼近寄存器等进行了研究与设计。首先,基于两级并串耦合电容设计电容阵列DAC结构,并设计配套的参考电平转换方案。接着,设计两级全动态比较器,并分析比较器的工作原理。然后,基于动态逻辑设计低功耗低误码逐次逼近寄存器。最后,基于180nm CMOS工艺,在1V电源电压,200kHz采样频率和96.243kHz输入频率条件下对SAR ADC进行了仿真。仿真结果表明:积分非线性误差(INL)和微分非线性误差(DNL)分别为0.222/-0.203LSB和0.231/-0.184LSB,无杂散动态范围(SFDR)为76.56dB,信噪失真比(SNDR)为61.50dB,有效位(ENOB)为9.92位,功耗为0.464μW,品质因素(FOM)值为2.4fJ/Conv.-step。本文设计的低功耗SAR ADC满足触摸屏控制电路应用要求。     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.