12bit 800MSPS电流舵结构的高速DAC设计

本文设计了一个分辨率为12位,采样频率为800MHz的高速电流舵结构DAC。该设计基于TSMC0．18umCMOS工艺,采用了二进制码控制和温度计码译码控制相结合的方式,从而在降低DNL误差和减小毛刺的同时,又能实现较小的芯片面积和功耗。为达到高的精度和高的转换速度,该设计在系统结构、电路结构以及芯片版图等方面都做了优化。     

一种基于分段电阻的低功耗电流舵DAC

基于 SMIC 180 nm 标准 CMOS 工艺,设计了一款面积仅为320 μm×150 μm的10 bit分段式电流舵数模转换器(DAC)。该设计采用“5+5”式分段,通过电阻实现高位子DAC的量化阶梯,从而减小高位子DAC所需电流。与原始的电阻量化结构相比,改变电流流向,节约了一半的电流源数量。同时通过校准电阻的方式,有效校准了结构中存在的特殊非理想特性。仿真验证结果表明,本分段电流舵DAC微分非线性(DNL)和积分非线性(INL)最大值分别为0.09 LSB和0.34 LSB,无散杂动态范围为64.52 dB,功耗为8.58 mW。与传统结构相比,该结构面积减小约80%,有效减小分段式电流舵DAC的功耗以及面积。     

一种13.22 fJ 12位 200 MS/s电流舵DAC

采用55 nm CMOS工艺,设计了一个12位电流舵DAC。根据Matlab建模结果,确定电流舵DAC采用“6+3+3”的分段结构,这种分段结构使得版图面积和微分非线性(DNL)均较小;共源共栅电流源有效提高了电流源的输出阻抗;开关结构中的MOS电容减小了信号馈通效应的影响;与电流源栅端相连的电容稳定了电流源的偏置电压。基于以上特点,在未采用静态和动态校准技术的情况下,电流舵DAC能得到较好的性能指标。后仿真结果表明,采样率为200 MS/s、输入信号频率为1.07 MHz时,在25 ℃、TT工艺角下,该DAC的无杂散动态范围(SFDR)为78.62 dB,DNL为0.5 LSB,积分非线性(INL)为0.8 LSB。该电流舵DAC的电源电压为1.2 V,功耗为18.43 mW,FOM为13.22 fJ。     

一种带电流源校准的16bit高性能DAC

设计了一种带电流源校准电路的16 bit高速、高分辨率分段电流舵型数模转换器(DAC)。针对电流舵DAC中传统差分开关的缺点,提出了一种优化的四相开关结构。系统分析了输出电流、积分非线性和无杂散动态范围(SFDR)三个重要性能指标对电流舵DAC的电流源单元设计的影响,完成了电流源单元结构和MOS管尺寸的设计。增加了一种优化设计的电流源校准电路以提高DAC的动态性能。基于0.18μm CMOS工艺完成了该DAC的版图设计和工艺加工,其核心部分芯片面积为2.8 mm^2。测试结果表明,在500 MHz采样速率、100 MHz输入信号频率下,测得该DAC的SFDR和三阶互调失真分别约为76和78 dB,动态性能得到明显提升。     

一种10 bit电流舵型DAC的设计与仿真

设计了一款分辨率为10 bit、采样频率为160 MSps的数模转换器,该设计基于SMIC55nm 1P6M标准CMOS工艺,结构为分段式电流舵型,采用模拟电源2.5 V和数字电源1.2 V双电源形式供电,具有I/Q双通道.与传统DAC结构不同的是,内部采用了一个高精度、低温漂的基准电流源代替了带隙基准电压源以及电压-...     

一种16位电流舵DAC的高精度前台校准方法

基于28 nm CMOS工艺,采用一种高精度的前台校准技术设计了一款16 bit电流舵数模转换器（Digitalto-analog converter,DAC）电路。该前台校准算法对16 bit数据对应的所有电流源进行校准,并且使用的电流源只有两种大小,降低校准难度的同时也提升了校准的精度。该校准电路引入了两种校准补充电流,分别用于温度和输出电流变化引起电流源失配的补偿,进一步减小了DAC电流源的失配,有效提高了DAC的整体性能。采用校准后,在-40～85℃温度范围内,微分非线性≤0.8 LSB,积分非线性≤2.0 LSB,200 MHz输出信号下无杂散动态范围≥75.3 dB。该校准方法提高了DAC的温度稳定性。     

用于高速DDS中电流舵DAC的基准电流源设计

介绍一种用于高速DDS中电流舵DAC的带隙基准电流源电路,在传统带隙基准源电路的基础上将产生ΔVBE的两个三极管基极相连,使用两个运放分别将其集电极与基极钳至于相同电位,在保证三极管处于饱和区的基础上消除传统基准电路中由运放失调带来的误差VOS,通过温度补偿电路,补偿VBE与温度T的非线性项。电路采用0.18μm的深N阱1P5M工艺,选用NPN型三极管,仿真结果表明tt条件下基准电压输出温漂系数≈10×10-9/℃,基准电流输出温漂系数≈10×10-9/℃。     

一种16位高精度分段式电阻型DAC设计

采用0.5μm BCD工艺,设计了一种16位分段式电阻型高精度DAC。根据集成电路工艺中电阻的一般失配特性,确定电阻型DAC采用“4+12”的分段结构,分别为高位温度计码结构和低位二进制码结构。整个电路中的电阻类型均采用高阻型电阻,减小了DAC开关结构中的失配,极大降低了整体功耗。电路结构紧凑,整体面积小,仅有2.397 6 mm²。结合后仿真结果,对版图进行合理调整,使电路具有较低的微分非线性(DNL),之后采用校正结构,进一步降低DNL。电路测试结果表明,输入数字信号为10 kHz的正弦波时,DAC的无杂散动态范围(SFDR)为57.72 dB,DNL为0.5 LSB,积分非线性(INL)为1 LSB,功耗为1.5 mW。     

一种带斐波那契译码的高精度电流舵DAC

在设计的电流舵DAC中应用了一种新的译码结构,即斐波那契数列译码结构。通常电流舵DAC设计基于面积和精度的折衷考虑,会采用高位温度计译码,低位二进制译码的分段结构,在此设计的电流舵DAC为进一步提高精度,高位6位仍采用温度计译码,低6位用斐波那契数列译码代替二进制译码。仿真测得DAC转换器的积分非线性误差（INL）为0.5 LSB,微分非线性误差（DNL）为0.28 LSB。在10 MHz采样率下,无杂散动态范围（SFDR）达85 dB。     

一种用于电流舵DAC的SDR校正技术

提出了一种基于电流舵DAC的SDR校正技术。首先采用拆分电流源的方法,增加了待校正电流源的个数。然后采用动态组合的方式,减小了电流源的失配误差,提高了DAC的静态与动态性能。与DMM校正技术相比,该SDR校正技术具有更小的残余误差、更好的静态与动态性能。采用40 nm CMOS工艺实现了一种14位200 MS/s的电流舵DAC,并进行了仿真。结果表明,通过数字校正,该DAC的INL与DNL分别从1.5 LSB和0.5 LSB降低到0.33 LSB和0.25 LSB,SFDR在整个Nyquist带宽内均大于70 dB。     

基于DAC7512的数控直流恒流源设计

为了解决磁放大器性能测试过程中,需要对其供给不同数值恒定电流的问题,设计了一种基于DAC7512和单片机的数控恒流源系统.该系统采用AT89C51作为主控器件,将计算机发送的电流控制字命令转换为D/A转换器控制字,通过模拟SPI通信接口,写D/A控制字到DAC7512,从而控制其输出相应数字电压值,经差动缩放电路、电压/电路变换电路和功率驱动电路,最后输出恒定电流.实验结果表明,恒流源输出电流调节范围为-45～+45 mA、精度为±0.1 mA.分辨率达0.024 4 mA,具有应用灵活,外围电路简单,可靠性高的特点.该数控直流恒流源也可为相关产品的测试系统研发提供参考.     

Process independent automated sizing methodology for current steering DAC

This study introduces a process independent automated sizing methodology based on general regression neural network (GRNN) for current steering complementary metal-oxide semiconductor (CMOS) digital-to-analog converter (DAC) circuit. The aim is to utilise circuit structures designed with previous process technologies and to synthesise circuit structures for novel process technologies in contrast to other modelling researches that consider a particular process technology. The simulations were performed using ON SEMI 1.5 µm, ON SEMI 0.5 µm and TSMC 0.35 µm technology process parameters. Eventually, a high-dimensional database was developed consisting of transistor sizes of DAC designs and corresponded static specification errors obtained from simulation results. The key point is that the GRNN was trained with the data set including the simulation results of ON-SEMI 1.5 µm and 0.5 µm technology parameters and the test data were constituted with only the simulation results of TSMC 0.35 µm technology parameters that had not been applied to GRNN for training beforehand. The proposed methodology provides the channel lengths and widths of all transistors for a newer technology when the designer sets the numeric values of DAC static output specifications as Differential Non-linearity error, Integral Non-linearity error, monotonicity and gain error as the inputs of the network.     

应用于AMOLED源极驱动的高精度DAC设计

针对OLED显示面板更高分辨率、更高精度的需求,本文提出了一种应用于高分辨率AMOLED源极驱动的高精度10bit DAC结构。设计的DAC由6bit的GAMMA校正电阻串DAC及4bit的基于尾电流源插值的输出缓冲器级联构成,达到高精度的同时占用较小的芯片面积。为进一步提高AMOLED驱动的灰阶电压精度,增加了一个DAC斜率可编程单元对线性DAC输出曲线进行进一步调节,以更好地拟合AMOLED显示屏所需的灰阶-电压曲线,此外,输出缓冲器采用尾电流源插值的方法来实现高精度的第二级DAC。在UMC 80nm CMOS工艺下,仿真结果表明设计的DAC的最大INL和DNL分别为0.47LSB、0.24LSB。在10kΩ电阻及30pF电容负载下,DAC电压从最低灰阶到最高灰阶的建立时间为3.38μs。驱动电路可以快速、精确地将图像数据转换为建立在像素电路上的电压,满足分辨率为1080×2 160驱动芯片的应用需求。     

A 10 bit 1 GSPS Nyquist DAC in 180 nm CMOS with high FOM

A new segmented architecture is presented to improve the dynamic and static performance of the current steering digital-to-analog converters (DACs). In the proposed architecture instead of a single binary DAC, distributed binary cells are used. So the effect of the mismatch and timing errors of the binary cells are not accumulated and are averaged out. For realization of the MSB unit cells those binary cells are reused to form the larger weighted unit cells. Realization of the MSB unit cells with smaller cells results in improved dynamic performances as the effects of gradient errors are minimized and the effects of nonlinear parasitic capacitances are reduced. The DAC has been designed in 180 nm five-metal nwell CMOS process. The simulation results show that the DAC can achieve a maximum spurious free dynamic range (SFDR) of 70.99 dB at 2.93 MHz signal for a sampling rate of 1 GSPS considering the mismatch effects. For 1 GSPS sampling rate the simulated Nyquist SFDR is >70 dB with mismatch. The simulated third order intermodulation distortion (IM3) of the DAC with mismatch effect is 71.40 dB, for a dual tone test with 491.21 and 495.12 MHz signals. The DAC is optimized for digital signal synthesis applications in wireless base stations and other communication applications. The power dissipation of the DAC is 78.21 mW at 498.05 MHz signal for a sampling rate of 1 GSPS with 1.8 V supply.     

GaAs 10 bit DAC的抗辐射设计和实验

通过分析砷化镓(GaAs)器件的电离辐射剂量率辐照机理和效应,结合电路结构,描述了砷化镓10 bit数模转换器(DAC)的电离辐射剂量率辐射效应、抗辐射设计和辐照实验。在电路设计上,10 bit DAC由两个5 bit DAC组成,通过芯片内部合成10 bit DAC,有效降低了芯片面积和制造工艺难度;通过分析电路的电离辐射剂量率辐射效应,针对敏感电路进行局部电路的抗辐射设计,提高电路抗辐射能力;结合实验条件和器件引线分布,设计合理的辐照实验方案,开发辐照实验电路板,进行辐照实验,获得科学的实验结果,验证电路的抗辐射能力。实验结果表明该数模转换器能够抗3×1011rad(Si)/s剂量率的瞬时辐照。     

高精度DDFS信号源FPGA实现

为进行高精度信号源的设计,同时降低设计成本,以Cyclone Ⅱ系列低端FPGA为核心,利用直接频率合成技术,对正弦信号等数据进行1/4周期压缩存储到ROM中,在外部时钟频率为50 MHz,实现了正弦信号源的设计,同时,实现三角波、锯齿波、矩形脉冲及2-ASK、2-PSK和2-FSK等数字调制信号,系统还具有扫频、指定波形次数等功能.仿真结果表明,信号源精度高,频率调整步进可达0.034 92 Hz,频率范围为0.034 92 Hz~9.375 MHz,制作成本低,功能丰富.     

Gain programmable current mirrors based on current steering

A new and compact scheme for a programmable current mirror is introduced. It features linear gain continuously adjustable in a wide range. In such a scheme differential pairs are used as current steering elements in order to provide gain programmability. All mirror transistors operate in strong inversion. Implementation of a linear OTA/multiplier is discussed. Experimental verification of the proposed scheme is provided.