一种多模可编程前置分频器的设计

针对目前大多数射频可调谐芯片中前置分频器多为双模结构,设计了一种基于2/3分频单元的可编程多模(64～127)前置分频器.采用0.35 μm SiGe BiCMOS工艺,在工作电源电压Vdd=5 V,输入频率为2.2 GHz的情况下,可实现分频比为64～127之间的可编程多值分频,功耗为37.18 mW.     

一种宽分频范围的CMOS可编程分频器设计

设计了一种基于双模预分频的宽范围可编程分频器。对预分频器的逻辑电路进行了改进,提高了最高工作频率,同时,引入输入缓冲级,增加了低频时分频器的输入敏感性。基于Chartered 0.25μm厚栅CMOS工艺,在SpectreRF中仿真,分频器可在50MHz～2.2GHz频率范围正常工作。流片测试结果表明,该分频器可正常工作在作为数字电视调谐芯片本振源的PLL中,对80～900MHz的VCO输出信号,实现256～32767连续分频。     

一种由多级2/3分频单元级联而成的通道可编程分频器设计

介绍了一种由多级2/3分频单元级联的可编程分频器,可应用于扇出缓冲器的通道中.分频器采用0.18μm BiCMOS工艺实现.分频器的电源电压为3.3V,分频比支持1、3、5以及4～4 094的所有偶数分频,且所有分频输出信号的占空比为50％.     

基于0.18μm CMOS工艺的ZigBee分频器设计

为了降低ZigBee分频器的能量消耗,提出一种适用于2.45 GHz频率的超低功率COMS分频器,可以用于2.45 GHz整数分频锁相环频率合成器中,适用于ZigBee标准网络。提出的分频器在吞脉冲分频器的基础上,通过一个简单的数字电路取代吞咽计数器,从而降低了功率消耗和设计复杂性。该分频器的模量可以在481~496之间调整。所有的电路设计都基于0.16μm的TSMC CMOS技术,使用1.8 V直流电压供电。仿真结果显示,在2.45 GHz ISM频段中4 b分频器的功耗为420μW,相比之前类似分频器减少了40%。     

一种射频可编程N分频器的设计

提出了用射频CML技术设计的2/3分频单元.基于2/3分频单元,使用0.35 μm SiGeBiCMOS工艺,实现了射频可编程N分频器.验证结果表明,电路可在GHz频率下正常工作,具有相噪低、功耗小等特点.在3 GHz射频输入信号频率下,频偏100 kHz的输出相位噪声为-143dBc/Hz.电路消耗的总电流仅为4 mA(3 V单电源电压),功耗仅为12 mW.     

一种可编程高速宽带分频器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种可编程高速宽带分频器电路,分析了分频器实现高频宽带的方法.提出了一种模值可切换的/4/5、/8/9前置分频器结构和CML差分结构的M/A计数器,实现了宽工作频带.实测验证结果表明,该分频器工作频率可覆盖1～10 GHz,整个频带射频输入灵敏度均低于-10 d...     

0.18μm CMOS PLL频率综合器中可编程分频器的设计与实现

介绍了用于WLAN802．11a收发信机的PLL频率综合器中可编程分频器的设计。基于ARTISAN标准单元库对可编程分濒器进行了设计，详细介绍了自定义线负载模型、版图规划、时钟树综合、布局布线、静态时序分析等VlSI设计流程．并通过前端和后端设计的相互协作对电路进行了反复优化。最后给出了可编程分频器的后仿真结果、芯片照片和测试结果，芯片内核面积1360．5μm^2，测试结果表明设计符合要求。     

一种ECL可编程分频器的设计

本文详细介绍了一种由ECL集成电路组成的高速度、小分频比的吞脉冲程序分频器。它具有工作稳定、分频比低、速度高等优点。只要稍加改动即可将工作速度提高近一倍。     

可扩展分频比范围的射频可编程分频器设计

介绍了一种可扩展分频比范围的射频可编程分频器,该电路包括输入放大器、前置2分频电路、4级除2/除3分频单元和15位可编程计数器。该分频器应用于频率合成器中,采用0.35μm BiCMOS工艺实现,电源电压3.3V,电源电流80mA。射频输入12GHz时灵敏度-10~10dBm。分频比从16到219-1可调。     

一种1.8 V 4.8 GHz 0.9 mW 0.18 μm CMOS分频器

给出了一个电源电压为1.8 V、功耗为0.9 mW的4.8 GHz二分频器。该分频器采用基于反转触发器(TFF)的电路结构,使用动态负载,输出I、Q两路正交信号。对设计的电路采用标准UMC 0.18μm CMOS工艺进行了仿真,结果表明,该分频器工作频率可达6.5 GHz。     

5 GHz 0.18-μm CMOS 可编程分频器

提出了一种2.4GHz ZigBee 应用的可编程分频器,其分频模值在2403-2480之间变化。该分频器基于双模分频器和吞咽计数器架构,功耗和面积得到了有效降低。芯片采用0.18-μm CMOS混合信号工艺实现,当输入信号达到7.5dBm时,分频器可正常工作的频率范围覆盖1-7.4 GHz,在100KHz频偏处的输出相位噪声为-125.3dBc/Hz。分频器核心电路消耗电流4.3mA（1.8V电源电压）,核心面积0.015mm2。测试结果表明该可编程分频器能很好的应用在所需的频率综合器中.     

一种可编程的2.4GHz CMOS多模分频器

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz,在差分信号输入下可以工作到2.6GHz以上;在3.3V电源电压下,双模预分频器的工作电流为11mA,多模分频器的工作电流为17mA;不包括PAD的芯片核心区域面积为0.65mm×0.3mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.     

一种ECL可编程分频器的研制

本文在分析TTL可编程分频器逻辑功能的基础上,设计了模数在1～16之间任意可变的ECL可编程分频器,利用SPICE电路模拟程序对电路进行了直流和瞬态分析。同时,针对超高速ECL电路的特点,完成了电路版图及工艺设计,并进行了工艺试制。做出了工作频率可达50MHz以上的ECL可编程分频器,比原TTL可编程分频器的工作频率提高了5倍之多。     

应用于频率合成器的宽分频比CMOS可编程分频器设计

提出一种应用于射频频率合成器的宽分频比可编程分频器设计。该分频器采用脉冲吞吐结构,可编程计数器和吞脉冲计数器都采用改进的CMOS源极耦合（SCL）逻辑结构的模拟电路实现,相对于采用数字电路实现降低了电路的噪声和减少了版图面积。同时,对可编程分频器中的检测和置数逻辑做了改进,提高分频器的工作频率及稳定性。最后,采用TSMC的0.13μm CMOS工艺,利用Cadence Spectre工具进行仿真,在4.5 GHz频率下,该分频器可实现200515的分频比,整个功耗不超过19 mW,版图面积为106μm×187μm。     

应用于26 GHz-41 GHz频率综合器的高速可编程分频器的设计

毫米波频率综合器中的重要模块之一高速可编程多模分频器,它主要用于对VCO的输出信号进行分频从而获得稳定的本振信号,它的性能影响整个毫米波频率综合器性能。本文设计的一种高速、低功耗、分频比可变的分频器具有非常重要的意义[1]。根据26 GHz-41 GHz硅基锁相环频率综合器的系统指标,本文基于TSMC 45nm CMOS工艺,设计实现了一种高速可编程分频器。本文采用注入锁定结构分频结构实现高速预分频,该结构可以实现在0 d Bm的输入功率下实现25 GHz-48 GHz的分频范围、最低功耗为:2.6 m W。基于脉冲吞咽计数器的可编程分频器由8/9双模分频器和可编程脉冲吞咽计数器组成。其中8/9双模分频器由同步4/5分频器和异步二分频构成,工作频率范围10 GHz-27 GHz,最低输入幅度为:300 m V,最低功耗为:1.6 m V。可编程吞咽计数器采用改进型带置数功能的TSPC D触发器,该可编程分频器的最大工作范围:25 GHz;最小功耗为:363μW。本文设计的高速可编程多模分频器,可以实现32-2 062的分频比;当工作于28 GHz时,相位噪声小于-159 dBc/Hz。动态功耗为5.2 m W。     

应用于Bluetooth频率合成器的可编程分频器设计

设计了一种应用于Bluetooth整数频率合成器的可编程分频器.电路设计采用SMIC 0.18 μm CMOS工艺和Cadence Spectre仿真器.整个分频电路由基于SCL(Source-Coupled Logic)结构实现的16/17双模预分频电路和基于标准数字逻辑单元实现的可编程计数器组成.频率合成器的信道间隔设为1 MHz.通过对可编程计数器进行预置数,分频器覆盖整个ISM信号频段(2400～2478 MHz).     

基于90 nm CMOS工艺的37 GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3 GHz,电源电压为1.2 V,功耗为24 mW。芯片采用TSMC 90 nm CMOS工艺设计制造,并给出了测试结果。     

一种可编程连续整数分频器的应用

作为锁相环(PLL)频率合成器中不可或缺的重要部分,可编程连续分频器越来越多的被集成于锁相芯片中,曾经辉煌的独立的分频器产品被渐渐忽略。但在一些特殊的应用场合,可编程连续整数分频器仍具有的不可替代的优势而发挥着巨大的作用。针对Centellax公司的UXN14M9P型号可编程连续整数分频器作为连续分频器和双模分频器的应用,改进了一些过去的频率合成器,通过与应用内部集成分频器的锁相芯片实现的频率合成器从性能上进行比较,为频率合成器不同的设计需求提供了相应的参考依据。     

一种可编程的2.4GHz CMOS多模分频器

采用0.35μm CMOS工艺设计并实现了一种多模分频器.该多模分频器由一个除4或5的预分频器和一个除128～255多模分频器在同一芯片上连接而成;在电路设计中,分析了预分频器功耗和速度之间的折中关系,根据每级单元电路的输入频率不同对128～255多模分频器采用了功耗优化技术;对整个芯片的输入输出PAD进行了ESD保护设计;该分频器在单端信号输入情况下可以工作到2.4GHz,在差分信号输入下可以工作到2.6GHz以上;在3.3V电源电压下,双模预分频器的工作电流为11mA,多模分频器的工作电流为17mA;不包括PAD的芯片核心区域面积为0.65mm×0.3mm.该可编程多模分频器可以用于2.4GHz ISM频段锁相环式频率综合器.     

一种CMOS高速可编程双模前置分频器

在锁相环设计中,双模前置分频器(dual—modulus prescaler)是一个速度瓶颈,而D触发器是限制其速度的主要因素。我们对传统的Yuan-Svensson真正单相时钟(TSPC)D触发器(DFF)做了改进,给出了动态有比D触发器的结构,该触发器结构简单,工作频率高,功耗低。并基于此设计了一个可变分频比双模前置分频器,可适用于多种无线通信标准。采用0．35μm CMOS工艺参数进行仿真,结果表明,在3．3V电源电压下其工作频率可达4．1GHz。