应用于超宽带系统中的低功耗、高速FFT/IFFT处理器设计

设计了一种应用于超宽带(UWB)无线通信系统中的FFT/IFFT处理器.采用8×8×2混合基算法进行FFT运算,实现了2路64点或者1路128点FFT功能,并为该算法提出了一种新型的8路并行反馈结构.该结构提高了处理器的数据吞吐率,降低了芯片功耗.为了减少处理器中的乘法数目,提高时序性能,提出了改进型移位加算法.设计的FFT/IFFT处理器采用SMIC 0.13μm CMOS工艺制造,芯片的核心面积为1.44mm2.测试结果表明,该芯片最高数据吞吐率到达1Gsample/s,在典型的工作频率500Msample/s下,芯片功耗为39.6mW.与现有同类型FFT芯片相比,该芯片面积缩小了40%,功耗减少了45%.     

一种高速低功耗10位逐次逼近模数转换器设计

通过分析并优化逐次逼近模数转换器(SAR ADC)的工作时序,设计并实现了一种高速、低功耗、具有误差补偿的10位100 MS/s A/D转换器。该芯片采用TSMC 0.13 μm CMOS工艺进行设计。后仿真结果表明,在1.2 V电源电压、20.3125 MHz输入信号频率、100 MHz采样频率下,模数转换器的无杂散动态范围(SFDR)为68.1 dB,有效位数(ENOB)达到9.41位,整体功耗为0.865 mW,FoM值为15 fJ/conv。芯片核心电路面积为(0.02×0.02) mm²。     

高速低功耗双尾比较器的设计

本文以新提出的一款双尾比较器为基础,首先对其工作原理进行了详细的分析,然后对其结构做了进一步的改善和提高。通过仿真可知,其所能处理的最大输入信号频率从原来的1.7GHz提升到了2.5GHz。此外,功耗、延时等重要指标也相应得到了较大改善。当输入信号频率高于350MHz之后,改善后的比较器功耗开始体现出明显优势,并且随工作频率的逐渐升高,其节省的功耗也越来越大。功耗延时积随工作频率的逐渐提高而越来越小。此款双尾比较器更适用于高速、低功耗的模数转换电路之中。     

高速低功耗CMOS电荷泵的设计

提出一种适用于锁相环路的高速、低功耗电荷泵电路的设计。针对传统电荷泵电路的电流失配问题,本设计引入增益增强电路取代了传统电路中引用共源共栅来增加输出阻抗,大大提高了电路的性能。采用0.35μmCMOS工艺实现,在HSpice的平台下进行仿真。仿真结果表明,该电路充放电时间为40 ns,整体平均功耗为0.3 mW,实现了高速低功耗的目的。     

ST低功耗双通道ADC

ST公司推出一对双通道10位模数转换器TSA1005—20和TSA1005-40，应用在医疗图像设备，手提仪器，高速数据采集和I／Q信号处理。TSA1005—20的取样频率为20Msps，SFDR为73dB，TSA1005—40的取样频率为40Msps，SFDR为62dB．有良好的动态范围而功耗很低。     

新款16位、低功耗、高速ADC

Analog Devices,Inc．最新推出可用于高性能、低功耗通信、便携式设备、仪器仪表和医疗保健应用的26款ADC（模数转换器），扩充了其低功耗数据转换器产品组合。     

高速低功耗FPGA的应用设计

现场可编程序门阵列（FPGA）是开发专用集成电路的有效手段，本文提出了一种基于Actel FPGA的高速、低功耗的应用设计技术，实践证明，效果良好。     

一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比（SNDR）和无杂散动态范围（SFDR）分别为62.1dB和71.2dB,功耗为148mW。     

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比（SNR）为53dB,有效位数（ENOB）为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。     

Intersil推出具有最佳信噪比和极低功耗的高速ADC

Intersil公司（纳斯达克全球交易代码：ISIL）推出具有业界领先信噪比指标和极低功耗的新模数转换器（ADC）系列——ISLA212Pxx和ISLA214Pxx,使其高速ADC产品系列得到进一步扩展。新系列产品具有卓越的高频输入性能,从而简化通讯产品的系统架构,与传统基带架构相比,这可以提高可生产性,同时降低成本。     

High Speed Curve Interpolating D/A Converter

This paper presents a design of high speed curve interpolating D/A converter. We improve 8-bit data to 12-bit data, so the data resolution increases 16 times than that of original 8-bit data. The curve interpolator is developed from the linear interpolator. The simulation speed curve interpolator is about 500 MHz. The chip is fabricated by 0.8 m double-metal single poly CMOS technology. The active interpolation size of chip is 1 × 1 mm². The power dissipation is 200 mWatts at 5volt and 500 MHz for simulation result and 80 mWatts at 5 volt and 50 MHz for measurement result. The errors of interpolating result of curve interpolators are about 20 times less than that of original signal.     

一种用于高速高精度A/D转换器的时钟稳定电路

设计了一种完全满足高速高精度流水线A/D转换器的时钟稳定电路.通过在延迟环路中加入启动电路,使环路能在小于300 ns内快速锁定占空比,锁定精度为50%±1%.拥有20%～80%的占空比输入,且能很好地抑制外部时钟抖动,时钟抖动小于100 fs.电路采用0.35 μm工艺制作,芯片面积为0.5 mm×0.3 mm,在3.3 V电源电压下,功耗小于78 mW.     

一种用于高速A/D转换器的大幅度Dither结构

Dither(抖动)算法可用于A/D转换器减小模数转换后的频谱谐波,提高其动态性能.目前,Dither算法在高速A/D转换器中的应用日益广泛.以传统的加减型大幅度Dither结构为基础,提出一种基于查找表的存储型宽带加减型结构和相应算法.该结构可降低传统结构的复杂度,并提高转换速度.     

Novel Design for High Speed and Resolution Delta-sigma A/D Converter

The delta-sigma converter is one of the high speed and resolution analog-to-digital modulators. Its implementation needs the low oversampling technique and the multi-bit D/A converter. The noise induced by the multi-bit D/A converter becomes one of the key factors deteriorating the signal-to-noise rate of the delta- sigma A/D converter. A novel structure with signal unity transfunction, dynamic element matching（DEM） and noise-shaping is discussed. The method is investigated to design converter based on the proposed structure. The behavior simulation indicates that the structure and the design method are feasible.     

基于高速A/D转换器HI3318的采集系统设计

介绍了INTERSIL公司研制的高速A/D转换器HI3318的功能 ,详细说明了利用高速逻辑器件来控制HI3318以构成高精度 (8位 )、高速 (8MHz)A/D转换采集系统的设计方法 ,给出了具体的设计电路图     

高速并行模／数转换器在数据采集系统中的应用

模／数转换器(ADC)是数据采集系统的核心，选择合适的ADC是实现采集目标的根本保证。以MAX1448为例介绍高速并行模／数转换器的应用电路。最后给出其在TMS320VC5402数据采集平台中的设计与实现。     

一种高速电流型CMOS数模转换器设计

设计了一种10位50MS/s双模式CMOS数模转换器.为了降低功耗,提出了一种修正的超前恢复电路,在数字图象信号输出中,使电路功耗降低约30%.电路用1μm工艺技术实现,其积分线性误差为0.46LSB,差分线性误差为0.03LSB.到±0.1%的建立时间少于20ns.该数模转换器使用5V单电源.在50MS/s时全一输入时功耗为250mW,全零输入时功耗为20mW,电路芯片面积为1.8mm×2.4mm.     

一种高速电流型CMOS数模转换器设计

利用 Z参数噪声网络等效电路的分析方法 ,得到了用器件 Z参数表示的微波双极晶体管噪声参数的表达式 ,通过对微波低噪声双极晶体管的高频参数进行测试和分析 ,并把器件的网络参数和物理参数相结合 ,来对器件的最小噪声系数进行计算和分析 .     

一种高速、高精度跟踪／保持电路的设计

设计了一种用于14位80MSPS流水线型模数转换器（ADC）的跟踪／保持（T／H）电路。该电路采用全差分结构、互补双极工艺。采用钳位电路提高跟踪／保持电路的线性度,在保持电容之前增加带宽限制电阻来提高跟踪／保持电路的信噪比。在5V单电源供电情况下,基于Zarlink0．6um互补双极工艺模型,对电路进行了仿真。仿真结果显示,在输入信号为39．9609MHz、80MHz采样频率下,无杂散动态范围（SFDR）为92．81dB、功耗32mW。     

超高速模数转换器AD9224及其应用

AD9224模数转换器的最高采样频率为40MHz，数据精度为12位，内部采用内烁式AD及多级流水线式结构，因而不失码，使用方便，准确度高。文章介绍了高速模数转换器AD9224的性能，结构及几种典型应用电路。