基于单电子晶体管的动态全加器电路设计

基于单电子晶体管的I-V特性,运用CMOS动态电路的设计思想,提出了一种基于单电子晶体管的全加器动态电路,利用SPICE对设计的电路进行了仿真验证,分析了电荷分享问题.相对于静态互补逻辑电路的设计方法,基于单电子晶体管的动态逻辑电路不仅克服了单电子晶体管固有的电压增益低的缺点,而且器件数目也大幅减少.多栅SET的使用可以减少电荷分享问题对动态电路的影响.     

基于忆阻器的乘法器电路设计

忆阻器作为一种非易失性的新型电路元件,在数字逻辑电路中具有良好的应用前景。目前,基于忆阻器的逻辑电路主要涉及全加器、乘法器以及异或(XOR)和同或(XNOR)门等研究,其中对于忆阻乘法器的研究仍比较少。该文采用两种不同方式来设计基于忆阻器的2位二进制乘法器电路。一种是利用改进的“异或”及“与”多功能逻辑模块,设计了一个2位二进制乘法器电路,另一种是结合新型的比例逻辑,即由一个忆阻器和一个NMOS管构成的单元门电路设计了一个2位二进制乘法器。对于所设计的两种乘法器进行了比较,并通过LTSPICS仿真进行验证。该文所设计的乘法器仅使用了2个N型金属-氧化物-半导体(NMOS)以及18个忆阻器(另一种为6个NMOS和28个忆阻器),相比于过去的忆阻乘法器,减少了大量晶体管的使用。     

一种有效的八位MCU桶形移位器 BIST 电路

针对8位微控制器（MCU）数据通道中桶形移位器的可测试性问题，提出了一种新颖的确定性内置自测试（BIST）电路设计方案，并对其进行了验证。该方案采用5个D触发器，在16个测试时钟周期内产生16个测试矢量，可完成对8位桶形移位器100％故障覆盖率测试。本论文的电路设计方案也可应用于一般2^N位（N≥4）桶形移位器的可测试设计。     

逻辑及功率驱动电路

<正> 美国TI公司新近推出两个系列电路,即逻辑及功率驱动电路和具有功率级的阵列电路,逻辑及功率驱动电路是由8个DMOS功率管与CMOS逻辑电路制成一体的;具有功率级的阵列电路是由DMOS功率管与阵列电路制成一体的。 逻辑及功率驱动电路既具有逻辑功能,又具有8路功率输出。当8路同时工作时,每路的连续     

一种基于忆阻器的可重配置逻辑电路

分析了具有阈值特性的双极性忆阻器模型的阈值电压和高低阻态开关特性,提出了一种基于该模型的可重配置逻辑电路。与基于忆阻器的蕴含逻辑门电路相比,可重配置逻辑电路具备逻辑运算的完备性,在实现“非”、“或”、“与”运算时,运算速度更快、功耗更低。仿真实验验证了电路逻辑功能的正确性,为设计运算速度更快、功耗更低的全加器和数选器等逻辑电路提供了参考。     

基于TPIC6B273的LED驱动控制设计

TPIC6B273是美国TI公司生产的集8位数据锁存、功率驱动为一体的新型复合功能器件,它是一种8通道D型触发器锁存、功率输出器件。文中用硬件电路原理图的形式给出了利用该器件设计的3种LED显示器件驱动电路的实例。     

一种新型TTL非门电路的设计

叙述了一种新型ＴＴＬ非门电路的设计思路，电路工作原理和调试实验，人析了其集成的可行性，说明了新电路如何克服现有的ＴＴＬ非门电路自身的弱点，使其工作更加稳定可靠，这种新型ＴＴＬ门电路的应用提高了数字逻辑电路工作的稳定性。     

一种利用自举效应的Charge-Recovery逻辑电路

提出了一种新的semi-adiabatic逻辑电路--BootstrapCharge-RecoveryLogic(BCRL).该电路由semi-adiabatic电路完成逻辑运算,而由自举的NMOS管驱动负载,对负载的操作为full-adiabatic过程.BCRL电路由两相无交叠脉冲时钟电源供电,输出为全摆幅脉冲信号.比较了BCRL反相器驱动电容负载时与静态CMOS电路及部分文献中的semi-adiabatic电路的功耗差别.应用0.65μmCMOS工艺器件参数的模拟结果表明,BCRL电路可以在100MHz脉冲电源频率下正常工作,并且有较好的降低功耗的效果.     

低电压Charge-RecOVery逻辑电路的设计

提出了一种新的适用于低电压工作的semi-adiabatic逻辑电路--Dual-Swing Charge-Recovery Logic(DSCRL).该电路由CMOS-latch-type电路及负载驱动电路构成,对负载的驱动为full-adiabatic过程.DSCRL的电源为六相双峰值脉冲电源,低摆幅脉冲用于驱动负载,高摆幅脉冲用于驱动CMOS-latch-type电路.降低负载上摆幅时驱动负载的NMOS管的栅压可以保持不变,有效地解决了传统的adiabatic电路在低电压工作时charge-re-covery效率降低的问题.文中比较了DSCRL电路与部分文献中的semi-adiabatic电路的功耗,DSCRL在低电压工作方面有较为明显的优势.     

基于时钟设计的异步时序逻辑电路设计法

基于时钟设计的异步时序逻辑电路设计法，根据电路状态转换规律，立足电路中各位触发器时钟设计，使电路完成所要求的逻辑功能，从而避免了求解电路状态方程，驱动方程。     

一种基于多值RRAM的快速逻辑电路

针对移动物联网设备,提出一种基于多值RRAM的快速逻辑电路,以实现非易失性存储与快速逻辑运算。利用RRAM多值存储特性,采用Crossbar结构,实现了简单快速的译码器与高存储密度查找表,使逻辑电路具有较快的运算速度和较小的面积。基于该结构实现了4位、8位和16位的乘法器,其外围电路采用SMIC 65 nm CMOS工艺实现,而其核心多值RRAM则采用Verilog-A 模型模拟。仿真结果表明,与传统CMOS逻辑电路相比,基于多值RRAM的16位乘法器的速度提高了35.7%,面积减少了14%。     

低电压Charge-Recovery逻辑电路的设计

提出了一种新的适用于低电压工作的 sem i- adiabatic逻辑电路—— Dual- Swing Charge- Recovery L ogic(DSCRL) .该电路由 CMOS- latch- type电路及负载驱动电路构成 ,对负载的驱动为 full- adiabatic过程 .DSCRL 的电源为六相双峰值脉冲电源 ,低摆幅脉冲用于驱动负载 ,高摆幅脉冲用于驱动 CMOS- latch- type电路 .降低负载上摆幅时驱动负载的 NMOS管的栅压可以保持不变 ,有效地解决了传统的 adiabatic电路在低电压工作时 charge- re-covery效率降低的问题 .文中比较了 DSCRL 电路与部分文献中的 semi- adiabatic电路的功耗 ,DSCRL 在低电压工作方面     

快捷微型逻辑电路—移动设备的解决方案

移动手机发展迅速,目前的2.5G手机以及正在研究的3G和4G手机在未来的两到三年将会提供更高的数据速率,增加更多的用户功能和存储器。所有这些都要求用最低的功耗,以延长电池充电的间隔。 为了配合这种发展趋势,快捷(Fairchild)在已有的单门、双门以及三门的逻辑功能电路基础上,开发了微型逻辑电路。除了通用电路,还有专用逻辑电路,模拟和数字开关电路等——所有这些都是采用尽可能小的封装。微型逻辑电路性能和     

利用isp器件实现可编程PCM采编器

介绍了通讯技术中的PCM采编器的工作原理,设计了PCM采编器逻辑电路、最后用isp器件实现了可编PCM采编器电路。     

一种利用自举效应的Charge-Recovery逻辑电路

提出了一种新的 semi- adiabatic逻辑电路—— Bootstrap Charge- Recovery Logic( BCRL) .该电路由 semi- adiabatic电路完成逻辑运算 ,而由自举的 NMOS管驱动负载 ,对负载的操作为 full- adiabatic过程 .BCRL电路由两相无交叠脉冲时钟电源供电 ,输出为全摆幅脉冲信号 .比较了 BCRL反相器驱动电容负载时与静态 CMOS电路及部分文献中的 semi- adiabatic电路的功耗差别 .应用 0 .65μm CMOS工艺器件参数的模拟结果表明 ,BCRL电路可以在1 0 0 MHz脉冲电源频率下正常工作 ,并且有较好的降低功耗的效果     

手把手教你学CPLD、FPGA设计(十四) 时序逻辑电路的设计实验

<正> 时序逻辑电路的输出是与时序(时钟)是有关联的,前面介绍的触发器就是一种最简单的时序逻辑电路。1.寄存器具有将二进制数据寄存起来功能的数字电路称为寄存器。寄存器主要是由具有记忆功能的触发器组合起来构成的。1).寄存器简介图1为4位寄存器电路框图,4位数据输入端为D0～D3;     

一种DSP桶形移位器的设计与优化方法

移位器单元是数字信号处理器中的重要运算部件,提出了一种桶形移位器的设计实现,应用新的移位器级同互联方案,并采用改进的2-1选择器对其电路的结构做了进一步优化.实验及仿真结果表明,提出的方案对移位器的功耗和面积有了较大改善,从而有效地提高了处理器的性能.采用本移位器设计的数字信号处理器已在SMIC0.18μm CMOS工艺下流片成功.     

忆阻数字逻辑电路设计

该文简要概述了忆阻器理论的提出、应用现状及其在电子技术领域发展的现状,介绍了忆阻器在数字逻辑电路设计中的重要意义,并结合惠普(HP)忆阻器的二值特性及其电路特性,对忆阻器在数字逻辑电路设计中的发展、趋势及可应用前景进行了综述,可为忆阻器在数字逻辑电路中的后续研究及相关应用提供一定的参考。     

适用于异步徽处理器的16位自定时ALU

针对嵌入式微处理设计中提出的高性能,低功耗的要求,提出了一种面向异步微处理器的由动态电压级联逻辑电路（DCVS）构成的16位自定量ALU。在综合考虑面积、速度、功耗及指令的统计分布情况下,该ALU具有优异的性能。     

基于变换的可逆逻辑电路量子代价优化方法

电路优化是可逆逻辑综合的关键问题。为解决可逆逻辑电路优化算法的复杂度高和可伸缩性差的问题,文中针对常见的以Toffoli为构件的可逆逻辑电路,分析归纳了其中相邻逻辑门的关系,提出了该类电路中子序列的移动和化简规则,进而给出了基于这些规则的可逆逻辑电路优化算法。并在此基础上,提出了利用模板匹配法对已被规则优化的电路进行深度优化的有效方法。通过Benchmark的电路测试,结果表明,该方法能够部分减少可逆电路的门数和控制位数,降低了构建可逆电路的代价。