FPGA中嵌入式存储器模块的设计

本文设计了一种基于0.13微米CMOS工艺的FPGA芯片中的嵌入式存储器模块.该容量为18Kh的同步双端口存储模块,可以配置成为只读存储器或静态随机存储器,每个端口有6种数据宽度、3种写操作模式可供选择.采用行为级与晶体管级协同仿真的方法,同时完成模块的功能验证和时序参数的提取.全定制的核心版图经过自动布局布线工具的包装,最终产生适用于特定FPGA芯片的完整版图.     

一种Virtex系列FPGA配置数据无损压缩算法

随着FPGA规模大幅度提高,配置数据的规模也迅速增加,从而导致FPGA重构时间的增加,并使得存储多个配置的存储器成为基于FPGA的嵌入式系统成本的最大因素.针对Virtex系列FPGA配置数据的结构特点,提出了一种基于LZW改进的配置数据压缩算法,并通过数字信号处理领域和数字通信领域的5个常用模块进行验证,取得了显著的压缩效果.     

轻量化FPGA布线路径搜索算法EI北大核心CSCD

针对FPGA布线耗时较长的问题,提出一种基于最优节点预测的轻量化FPGA布线路径搜索算法.该算法通过预测最优布线资源节点,在搜索最优布线路径时只对最优节点进行详细计算、分析,无须搜索其他节点,从而提高搜索速度;当轻量化搜索失败时,以全局最优节点为源点重新进行轻量化搜索,提高全局搜索能力;在寻找全局最优节点时,只对可能出现在最优路径上的次优节点进行详细计算分析,减少无效计算.使用VTR标准电路对所提算法和VPR 8.0进行测试,并从布线所需时间和结果质量2个方面进行比较.实验结果表明,与VPR 8.0中布线路径搜索算法相比,所提算法在保证布线结果质量基本不变的情况下,将搜索的布线资源节点数量减少41.8%,可节省31.3%的运行时间.     

一种基于FPGA的存储器模块测试系统设计

存储器模块测试对于航空电子综合系统的可靠性至关重要,设计了一种基于FPGA实现的高速存储器测试系统,由基于March-B存储器测试算法的波形产生器、SDRAM控制器和串行口控制器等组成;采用Altera EP1C6-6芯片进行实现,综合与布局布线结果显示波形发生器的运行频率高达266.7MHz,逻辑占用率68%;使用C++语言开发了上层控制软件与用户界面,在实验中采用故障注入方式模拟存储器模块出错情况;结果显示设计的存储器模块测试系统达到了设计要求;实验结果显示该系统能够测试多种LocalBus总线协议兼容的存储器模块,并且能够覆盖多种典型存储器故障。     

基于PLD的嵌入式系统外存模块设计

以MCS-96系列单片机为例,介绍了一种采用可编程逻辑器件(PLD)的存储器模块的设计方案,该模块包含了Flash闪存和RAM。提出了一种方便的存储器扩展方法,该方法有效地解决了嵌入式系统尤其是数据采集、存储等系统中存在的存储空间不足问题。该方案具有通用性强、读写控制简单等特点,具有很强的实用性。     

岛式FPGA手动布局布线的实现

针对一款岛式FPGA芯片VS1000开发了布局布线工具VA,并实现了图形界面.为了使得FPGA芯片能够更灵活地满足实际电路设计的需求及实现用户对电路的人为控制,在VA中加入了手动布局布线功能,使得使用者可以灵活地移动逻辑单元,逻辑模块及其他模块并实现局部布线功能.     

嵌入式单片自重构平台体系结构的实现

讨论了在Xilinx开发平台上利用FPGA动态重构技术实现自重构系统的方法以及流程。系统中包含静态和动态两种模块,采用Xilinx的基于模块的动态重构设计方法实现。静态模块和动态模块通过一个称为总线宏的结构通信,由嵌入式硬核处理器PPC405控制Xilinx的内部访问接口(ICAP)完成重构。实验表明采用自重构技术可以在单片FPGA上实现复杂的可重构系统。     

自动修复短时序违反路径的FPGA布线算法

为了解决寄存器保持时间不满足而引起的短路径问题, 提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后, 调用短路径时序分析来获取违反短时序约束的布线连接, 然后通过修改代价函数, 对每条违反短时序约束的连接进行增量布线, 使每条连接的路径延时尽可能达到满足短时序约束所需的延时。实验结果表明, 本算法与VPR时序驱动布线算法相比, 能够平均修复94. 7%的短时序违反路径, 而运行时间仅增加了6. 8%。     

一种FPGA抗辐射布线算法设计

随着集成密度的增大以及工作电压的降低,基于SRAM的FPGA芯片更加容易受到单粒子翻转的影响。提出了一种基于通用布局布线工具VPR的抗辐射布线算法,通过改变相关布线资源节点的成本函数,来减少因单粒子翻转引起的桥接错误,并与VPR比较下板测试结果。实验结果表明,该布线算法可以使芯片的容错性能提升20%左右,并且不需要增加额外的硬件资源或引入电路冗余。     

一种SOC原型机的建立与IP模块验证

SOC（System On Chip）将原来分立器件实现的CPUs、DSPs和存储器等模块整合在一个单芯片内,这种设计方法使得外围的IP模块的复用变得非常重要.而复用的IP模块必须嵌入到SOC中进行系统验证后才能使用,系统功能验证通常使用原型机的验证方法.该文论述了汉芯SOC的FPGA原型机验证环境的实现方法,以及如何使用串口建立起PC机与原型机的通讯.原型机验证中的一个普遍问题是ASIC设计代码不能直接映射到FPGA,否则会造成FPGA实现的硬件效率低,甚至时序不能满足从而导致验证失败,该文以门控时钟为例,对这种代码的转换提出一种可行的方法,并对转换前后的性能做了对比.最后,以一个常用的IP模块为例,对复用IP模块的系统原型机实时验证进行技术研究与探讨.