基于BIST的动态可重构FPGA的时延故障测试方法

FPGA市场已经进入极速发展时代,不同的销售商已向市场投入更多更快的FPGA器件。随着FPGA器件的迅速发展,FP-GA的密度和复杂程度也越来越高,使大量的故障难以使用传统方法进行测试,因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。为此重点研究了动态重构FPGA及其基本结构、特点;在此基础上探讨了基于BIST技术的FPGA时延故障测试方法,并成功应用于Lattice ORCA 2C系列FPGA中。实验证明,该BIST方法是可行且有效的,并且不需要昂贵的ATE设备。     

基于FPGA的板级BIST设计和实现策略

为解决复杂电路板的测试问题,边界扫描、内建自测试等可测性设计技术相继发展,针对目前板级可测性设计发展状况,提出了基于FPGA的板级BIST设计策略;通过阐述存储器模块、逻辑模块和模拟模块三大部分的BIST设计,说明了基于FPGA进行板级模块BIST设计的灵活性和优势;最后,给出了在FPGA内构建BIST控制器的方法,并介绍了FPGA自测试的实现以及在板级设计过程中要考虑的问题。     

基于FPGA的除法器设计

除法器是数字信号处理领域中最基本也是最复杂的运算单元。目前除法器的设计多采用迭代算法实现,实时性很差。为了提高除法器的实时性,文章基于线性逼近算法和ROM查找表相结合的方式,提出一种数字复数除法器的实现方法。相对于传统的数字除法器,它不但资源少,计算速度快,而且还可以根据修改ROM的数值精度来满足不同的性能要求,灵活性很高,在数字信号处理领域有广泛的应用和推广价值。     

FPGA芯片的链结构LUT自测试方法研究

基于内建自测试(BIST)思想的FPGA测试方法利用被测芯片中的资源来构建测试所需的TPG或ORA,以减少测试对输入输出引脚和外部ATE的需求。传统的FPGA芯片BIST方法仅考虑自测试结构内被配置为CUT的资源,从而需要进行多次组测试来完成整个芯片的测试。在现有LUT自测试链结构的基础上,通过合理选择TPG的电路结构及测试配置,能够在相同测试开销下增加TPG部分的故障覆盖率,提高测试效率。     

基于FPGA的快速除法算法设计与实现

介绍了一种新的除法算法,该算法是利用Taylor展开公式的近似,采用两次乘法操作和一张较小的查找表.整个算法采用verilog语言描叙,设计灵活、实现简单.仿真结果表明该算法具备较高的精度与较快的运算速度.     

基于BIST的SRAM型FPGA故障测试

从生产者角度对FPGA芯片测试技术进行深入而全面的研究,是保证制造出高可靠性芯片的一个重要前提。由于FPGA具有可重复编程性,该方法通过编程将FPGA内部资源划分为多个内建自测试（BIST,built in self test）模块,然后多次配置改换每个BIST模块中各个组成部分的角色和测试路径,进而达到对FPGA内部资源完全测试的目的。由于给出的方法是将内部资源作为一个整体来测试,所以FPGA的可编程逻辑资源和互连资源的测试问题可同时进行,继而有效地减少编程难度和测试时间。最后的实验结果表明该方法的有效性。     

基于FPGA的数字下变频设计与实现

介绍了扩频通信中的数字下变频,通过查找表的方式进行了混频和FIR低通滤波的设计及实现,并通过了FPGA仿真验证。实现的DDC具有结果误差小、读存时间短、占用资源少等特点。     

基于FPGA的神经振荡器设计及优化

为神经振荡器提出了一种高效的FPGA实现方案,介绍了一种改进的分布式算法(DA),以便于最大限度地利用FPGA上的查找表(LUT)资源.整个系统在Matlab/Simulink下采用Altera公司的DSP Builder构建.该方法节约了74％的查找表、75％的寄存器和100％的嵌入式乘法器资源.同时,该方案得到了令...     

基于分布式算法和FPGA实现基带信号成形的研究

提出了一种采用现场可编程门阵列FPGA实现基带信号成形FIR的数字滤波器硬件电路的方案。该方案基于分布式算法的思想,利用FPGA丰富的查找表资源,从时域上对基带信号直接进行成形。因为所采用的成形方法运算量小、精度高,所以适用于实时系统。所设计的电路通过硬件仿真,证明能够满足系统的要求,具有一定的理论和实际意义。     

基于FPGA的改进型FIR滤波器的实现

利用分布式算法对FIR滤波器的硬件实现进行了探讨,在数乘累加的理论上,对分布式算法的串行、并行和拆分查找表法的FPGA硬件实现方法进行了研究。结合FPGA查找表结构,兼顾资源及运行速度的要求,用拆分查找表的方法设计了16阶8位常系数FIR滤波器,并在Quartus Ⅱ 5.0下进行仿真,仿真结果验证了该算法的有效性和实时性。     

基于FPGA的内建自测试的实现研究

内建自测试技术源于激励-响应-比较的测试机理,信号可以通过边界扫描传输到芯片引脚,因而即使BIST本身发生故障也可以通过边界扫描进行检测;为了解决大规模SOC芯片设计中BIST测试时间长和消耗面积大的问题,提出了一种用FPGA实现BIST电路的方法,对测试向量发生器、被测内核和特征分析器进行了研究;通过对被测内核注入故障,然后将正常电路和注入故障后的电路分别进行仿真,比较正常响应和实际响应的特征值,如果相等则认为没有故障,否则发生了特定的故障;利用ModelSim SE 6.1f软件仿真结果表明了该方法的正确有效性和快速性。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术，将SOC芯片中多个芯核的测试数据整体优化压缩和生成，并且能够实现多个芯核的并行测试，具有很高的压缩率，平均压缩率在94％以上；且结构简单、解压方便、硬件开销低，实验证明是一种非常好的SOC芯片的BIST方案。     

基于BIST软件测试思想的单元测试框架

BIST是一种成熟的硬件可测性设计的方法,BIST软件测试思想则借用了该技术,它主要包括模板和自治测试部分两大基本结构。在该思想的指导下,整合测试用例、测试点、插装函数、测试报告等测试要素,提出了各个要素的存储或使用方式,以路径覆盖为测试目标,提出了一种BIST软件自测试的测试框架。实践证明,该测试框架有利于BIST软件测试思想的进一步研究和实现。     

Test Time Minimization for Hybrid BIST of Core-Based Systems

This paper presents a solution to the test time minimization problem for core-based systems. We assume a hybrid BIST approach, where a test set is assembled, for each core, from pseudorandom test patterns that are generated online, and deterministic test patterns that are generated off-line and stored in the system. In this paper we propose an iterative algorithm to find the optimal combination of pseudorandom and deterministic test sets of the whole system, consisting of multiple cores, under given memory constraints, so that the total test time is minimized. Our approach employs a fast estimation methodology in order to avoid exhaustive search and to speed-up the calculation process. Experimental results have shown the efficiency of the algorithm to find near optimal solutions.     

基于LFSR重播种的测试方法研究

LFSR重播种的测试方法是一种内建自测试方法,存在3种重播种方法,分别是部分动态重播种方法,部分测试向量切分的重播和相容时钟的部分动态重播种方法,这3种方法在硬件开销、编码效率、测试时间方面均有所改进.     

FPGA单倍线测试方法研究

二十一世纪,计算机技术得到了进一步提高与普及,并已应用于各个行业中,半导体集成电路技术在这一背景下也有了空前发展。用计算机软件来进行FPGA测试方法的设计,使现场可编程门阵列（FPGA）的测试效率得到极大提高。采用美国Xilinx公司的Xilinx软件进行FPGA单倍线资源的测试方法设计,用Visual C＋＋软件进行编程生成测试文件,实现FPGA单倍线资源测试。     

用于k测试的BIST测试向量生成器

检测CMOS电路中的开路故障通常需要使用测试向量对。内建自测试(BIST)作为一种有效的测试技术可以大大降低测试开销。本文采用一种具有规则性、模块化和层叠结构的自动控制单元(CA)，来构造产生测试向量对的BIST模块。实验证明，该方法用于瞬态电流测试是有效的。     

一种多核共享测试数据的BIST方案

文中提出了一种新颍的SOC芯片BIST方案。该方案是利用相容技术和折叠技术,将SOC芯片中多个芯核的测试数据整体优化压缩和生成,并且能够实现多个芯核的并行测试,具有很高的压缩率,平均压缩率在94%以上;且结构简单、解压方便、硬件开销低,实验证明是一种非常好的SOC芯片的BIST方案。