基于16 bit Sigma-Delta模数转换器的数字滤波器设计

介绍了基于64倍过采样sigma-delta模数转换器的多级抽取滤波器设计.通过采用低功耗的多相分解梳状滤波器结构来代替传统的CIC滤波器结构,使得梳状滤波器部分的功耗降低近5倍.通过对滤波器电路结构的优化,可节省35%的芯片面积占用量.经过仿真及FPGA验证,该滤波器的信噪比达到99 dB,可以实现16位精度模数转换器的设计要求.     

一种超低功耗小面积的Σ-Δ ADC数字抽取滤波器

提出并实现了一种针对音频信号Σ-Δ模数转换器的超低功耗和低资源占用的数字抽取滤波器。该滤波器采用多级级联结构,由级联积分梳状滤波器、极简结构补偿器和全通多相型IIR滤波器组成,相较于传统FIR滤波器级联方案,能够以极低的阶数和硬件复杂度实现高倍抽取、极小的通带波纹和高水平的阻带衰减,同时具有近似线性相位特性。整体有效带宽为20 kHz,共完成128倍抽取。采用0.18 μm CMOS工艺完成ASIC设计,数字版图面积为0.37 mm²,功耗为125 μW,信噪比达到98.79 dB,有效位数为16 bit。与传统FIR结构抽取滤波器相比, 面积减小了60%, 功耗降低了20%。     

应用于ΣΔADC的抽取滤波器的设计与实现

介绍了一种应用于ΣΔADC的抽取滤波器的设计和电路实现方法.通过对传统设计方法的分析,提出了一种可以节省10%硬件利用率的改进方法,同时提出了一种适用于半带滤波器的串并联结构,与传统的半带滤波器相比能够提高50%的硬件利用效率.在面积、速度和功耗的折衷的情况下,灵活应用CSD、CSE和多相分解结构,在0.18μm下实现了0.59 mm2的16位数字抽取滤波器.该滤波器与不应用串并联结构的滤波器相比能够节省18%左右的芯片面积.     

一种低功耗可变抽取倍数滤波器组的设计

提出一种以较少的功耗与面积实现可变抽取速率的数字抽取滤波器组.该抽取滤波器组以梳状滤波器、补偿滤波器和半带滤波器三种滤波器级联的形式实现,为减少其功耗和面积,并提出了改进梳状滤波器的结构和电路实现形式以降低滤波器组的功耗和面积,经验证,采用非递归、多相分解的梳状滤波器结构比传统的Hogenaur梳状滤波器结构节省功耗21%,节省面积5%.当变换抽取速率时,可关闭冗余抽取电路的工作,从而进一步节省功耗.     

改进型CIC抽取滤波器的FPGA实现

为了解决以往设计的CIC抽取滤波器存在的数据速率高以及功耗高的问题,研究了改进型CIC抽取滤波器的FPGA实现过程,优化CIC抽取滤波器硬件实现结构,采用FPGA实现抽取滤波器的设计。分析CIC抽取滤波器的硬件实现结构和位宽,通过Hogenauer抽取滤波器结构,得到6级16抽取的CIC硬件实现结构,将该结构变换成4个CIC抽取滤波器的级联式FPGA实现,逐级降低数据速率,提升数据位宽。以FPGA实现CIC抽取滤波器过程中,分析了其运算时寄存器所需的最高位宽,避免产生数据溢出问题。实验结果表明,所设计的改进型CIC抽取滤波器是有效的,可降低数据速率和系统功耗。     

Sigma-Delta ADC数字抽取滤波器的设计和实现

数字抽取滤波器是Sigma-Delta(Σ-Δ)模数转换器(ADC)的重要组成部分,它负责撞鄄驻调制器输出信号的滤波和抽取。文中设计的数字抽取滤波器由级联积分梳状(CIC)滤波器、CIC补偿滤波器和半带滤波器组成。首先,介绍Σ-Δ ADC原理;然后,讨论数字抽取滤波器的原理及实现;接着,分别从MATLAB和Verilog实现验证抽取滤波器的功能;最后,通过测试实际芯片验证数字抽取滤波器的功能和性能,满足设计要求。     

一种低功耗64倍降采样多级数字抽取滤波器设计

经典多级结构的数字抽取滤波器占用系统大量的功耗与面积资源,文章设计的改进型64倍降采样数字抽取滤波器采用由级联积分梳状滤波器、补偿FIR滤波器和半带滤波器组成,在保持Σ-ΔADC转换精度的约束下,实现了最大程度降低系统功耗与面积的设计目标。在多级级联积分梳状(CIC)滤波器的设计中,充分运用置换原则以优化各级级数并采用非递归结构实现方式,同时将多相结构运用到补偿滤波器与半带滤波器中,获得电路功耗与面积的明显降低。将Σ-Δ调制器输出信号作为测试激励,通过Matlab系统仿真、FPGA验证与FFT信号分析,得到的输出数据信噪比达到15bit有效位数精度,且系统速度满足要求。     

0.18μm CMOS Σ-Δ ADC用数字抽取滤波器设计

采用标准0.18μm CMOS工艺,设计了一种应用于UHF RFIDΣ-Δ模数转换器的数字抽取滤波器,并完成其前后仿真、逻辑综合、布局布线及版图实现等全流程.该滤波器主要实现滤波和降采样功能,由梳状滤波器、补偿滤波器和半带滤波器级联组成.合理选择各级滤波器的结构、阶数并采用规范符号编码(CSD)对其系数进行优化.仿真结果表明:采样频率为64MHz,过采样率为32的二阶Σ-Δ调制器的输出1位码流经过该滤波器滤波后,信噪比达到53.8dB;在1.8V工作电压下,功耗约为15mW.版图尺寸0.45mm×0.45mm,能够满足RFID中模数转换器的要求.     

一个应用于数字音频的高性能、低功耗ΣΔ模数转换器

本文介绍了一个应用于18位高端音频的ΣΔ模数转换器(ADC)。它包括一个2-1级联结构的ΣΔ调制器和一个数字抽取滤波器。在系统设计、电路实现和版图设计的过程中采取了许多优化措施,包括：选择了一个能够实现高过载水平的调制器结构并对其系数进行优化,实现了一个高能效的A/AB 类跨导放大器和一个面积和功耗优化的多级抽取滤波器。模数转换器在中芯国际0.18μm 混合信号CMOS 工艺中流片。测试结果表明在22.05 KHz带宽内,信噪失真比和动态范围分别达到91dB和94dB,而芯片面积为2.1 mm2,其中模拟部分仅消耗2.1mA静态电流。     

一种用于Σ-ΔADC的低功耗数字抽取滤波器

设计了一种适用于Σ-ΔADC(模数转换器)的低功耗数字抽取滤波器。该数字抽取滤波器采用三级结构实现,分别是CIC滤波器、补偿滤波器和半带滤波器。在设计中,运用Noble恒等式原理、多相分解技术和CSD编码技术,初步降低了滤波器的功耗;根据补偿滤波器和半带滤波器长度的奇偶性和系数的对称性,提出一种奇偶优化法再次优化滤波器结构,进一步降低了整个滤波器的功耗,从而实现低功耗的目的。本设计基于110 nm CMOS工艺,在10MHz采样频率、5 k Hz正弦输入信号频率和256倍降采样率的情况下进行仿真。后仿真结果表明,滤波器的信噪失真比(SNDR)为91.5 d B,无杂散动态范围(SFDR)为97.0 d B,有效位数(ENOB)达到14.91 bit。在1.5 V电源电压下,数字电路(带SPI)的面积约为0.31 mm×0.81 mm,总功耗仅为376μW。