低相噪超多频段VCO宽带锁相环的研究

为了解决宽带锁相环设计中相位噪声和输出频率范围的矛盾,分析并设计了一种基于超多频段压控振荡器(VCO)锁相环的方案。该方案通过降低VCO的频率灵敏度和每个VCO 配置LC矩阵等效多个VCO的方法,使VCO在保证输出的频率范围的同时,优化了相位噪声。实验结果发现,该方案可以使锁相环在保证较大的输出频率范围前提下拥有更低的相位噪声。     

基于ADF4351的频率合成器设计

首先介绍了锁相环的基本原理,再介绍一个集成VCO的宽带频率合成器芯片ADF4351,并用该芯片设计一个输出为154.8MHz^212.775MHz的频率合成器,实测其相位噪声和杂散指标都能很好满足设计要求,能满足多种通信系统对信号源的需求。     

GPS接收机中1.57 GHz CMOS锁相环的设计

设计了一种用于GPS接收机中采用CMOS工艺实现的1.57GHz锁相环.其中,预分频器采用高速钟控锁存器(LATCH)的结构,工作频率超过2GHz.VCO中采用LC谐振回路,具有4段连续的调节范围,输出频率范围可以达到中心频率的20%.电荷泵采用一种改进型宽摆幅自校准电路,可以进一步降低环路噪声.锁相环采用0.25μmRFCOMS工艺实现.测量表明VCO输出在偏移中心频率1MHz处的相位噪声为-110dBc/Hz,锁相环输出在偏移中心频率10kHz处的相位噪声小于-90dBc/Hz.供电电压为2.5V时,功耗小于15mW.     

锁相环设计中的功率分配与分频器配置方法

针对锁相环频率合成器工程设计中的问题,对锁相环参考频率输入端的馈电电路提出改进措施,增强了锁相环参考频率信号的输入功率,为提高相位噪声性能创造了有利条件。对传统的VCO输出T型电阻功率分配网络进行改进,减小了因功率过多分配给锁相环反馈支路所造成的损失,最大限度地把VCO的功率分配给端口负载。并给出了锁相环频率合成器在多频点和单频点信号输出时分频器的通用配置方法。实验验证该理论分析和设计方法的正确性。     

一款集成VCO宽带频率合成器

采用0.35 μm SiGe BiCMOS工艺设计了一款集成压控振荡器(VCO)宽带频率合成器.该锁相环(PLL)型频率合成器主要包括集成VCO、鉴频鉴相器、可编程电荷泵、小数分频器等模块.其中集成VCO采用3个独立的宽带VCO完成对频率的覆盖;鉴频鉴相器采用动态逻辑结构;小数分频器中∑-△调制器模数可编程,可以精确调制多种分频值.测试结果表明,在电源电压3.3V、工作温度-40～85℃的条件下,该芯片输出频率为137.5～4400 MHz,频偏100 kHz处的相位噪声为-104 dBc/Hz,频偏1 MHz处的相位噪声为-131 dBc/Hz,归一化本底噪声为-215 dBc/Hz.芯片面积为3.8 mm×4 mm.该频率合成器能为通信系统提供低相位噪声或低抖动的时钟信号,具有广阔的应用前景.     

RFA／RFID方案解决DVD供应链中失窃问题

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

一种高性能宽带LCVCO的设计

基于TSMC 65nm CMOS工艺,采用电流偏置型差分负阻结构,设计了一个宽频率覆盖范围(7.6~10.7GHz)的电感电容谐振压控振荡器(LC VCO)。采用差分控制电压方式,减小共模噪声对VCO性能的影响。采用三组可变电容共同作用的方式,减小VCO增益随振荡频率的变化,同时实现频率的温度补偿。创新性地采用一种新型开关结构,在基本不增加面积的情况下,优化了LC VCO的相位噪声性能。将该LC VCO用于为4.2~5GHz双沿采样DAC提供时钟的锁相环电路,实现了良好的相位噪声性能。     

一种高性能宽带LC VCO的设计

基于TSMC 65 nm CMOS工艺,采用电流偏置型差分负阻结构,设计了一个宽频率覆盖范围(7.6 ~ 10.7 GHz)的电感电容谐振压控振荡器(LC VCO)。采用差分控制电压方式,减小共模噪声对VCO性能的影响。采用三组可变电容共同作用的方式,减小VCO增益随振荡频率的变化,同时实现频率的温度补偿。创新性地采用一种新型开关结构,在基本不增加面积的情况下,优化了LC VCO的相位噪声性能。将该LC VCO用于为4.2 ~ 5 GHz双沿采样DAC提供时钟的锁相环电路,实现了良好的相位噪声性能。     

PLL频率合成器可带高电压电荷泵

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

11GHz CMOS环形压控振荡器设计

设计了一种全差分高速环形压控振荡器(VCO).该VCO有三级,每一级的增益是快慢通路增益的矢量叠加和,快慢通路的增益由底部电流源决定,差分控制电压通过镜像电流源控制快慢通路的各自电流,最终实现对振荡频率的调节.分析了VCO的工作原理及其相位噪声.电路采用TSMC公司0.18μm标准CMOS工艺制作.测试结果显示:芯片工作频率为10.88～11.72GHz,相位噪声为-101dBc/Hz@10MHz,输出信号抖动为3.8ps rms,在1.8V电源电压下的直流功耗约为75mW.该VCO可以应用于锁相环和频率合成器中.     

3.7 GHz宽带CMOS LC VCO的设计

设计了一款3.7 GHz宽带CMOS电感电容压控振荡器.采用了电容开关的技术以补偿工艺、温度和电源电压的变化,并对片上电感和射频开关进行优化设计以得到最大的Q值.电路采用和舰0.18 μm CMOS混合信号制造工艺,芯片面积为0.4 mm×1 mm.测试结果显示,芯片的工作频率为3.4～4 GHz,根据输出频谱得到的相位噪声为-100 dBc/Hz@1 MHz,在1.8 V工作电压下的功耗为10 mW.测试结果表明,该VCO有较大的工作频率范围和较低的相位噪声性能,可以用于锁相环和频率合成器.     

基于PLL的有源环路滤波器的研究及性能分析

在锁相式频率合成器电路中,环路滤波器决定其电路的传输特性。当压控振荡器(VCO)的控制电压超出或非常接近电荷泵输出电压时,就需要用有源环路滤波器。文中采用ADIsim PLL V3.6软件,建立锁相环仿真模型,研究了不同阶数和拓扑结构的有源环路滤波器对锁相环(PLL)环路的影响,并对其锁相系统环路的锁定时间、频率误差、参考杂散以及相位噪声进行了详细的性能分析。对实际的工程应用提供了一定的参考价值。     

11GHz CMOS环形压控振荡器设计

设计了一种全差分高速环形压控振荡器（VCO）．该VCO有三级,每一级的增益是快慢通路增益的矢量叠加和,快慢通路的增益由底部电流源决定,差分控制电压通过镜像电流源控制快慢通路的各自电流,最终实现对振荡频率的调节．分析了VCO的工作原理及其相位噪声．电路采用TSMC公司0.18μm标准CMOS工艺制作．测试结果显示：芯片工作频率为10.88～11.72GHz,相位噪声为－101dBc/Hz@10MHz,输出信号抖动为3.8ps rms,在1.8V电源电压下的直流功耗约为75mW．该VCO可以应用于锁相环和频率合成器中．     

锁相环频率合成器最优环路带宽的选取

锁相环频率合成器环路带宽值的选取直接影响其输出相位噪声。基于此,本文首先介绍了锁相环的基本组成部分,然后分析了晶振、集成锁相芯片和压控振荡器相位噪声对频率合成器环路输出端的噪声影响,从而导出了最优环路带宽计算公式。并且通过基于PE3236芯片的频率合成器的输出相位噪声测量对最优环路带宽公式正确性进行了验证。结果表明:当根据最优环路带宽公式取值时,锁相环频率合成器的输出相位噪声满足实际应用需求。     

改善压控振荡器相位噪声和压频特性的几种方法

在单边带通信中,相位噪声是代表短期稳定度的一种起伏量,也是频率合成器的主要技术指标。目前国内试制的频率合成器很多是在想方设法改善这一指标。本文仅就改善压控振荡器(以下简称VCO)的相位噪声提出一些切实可行的有效措施。 VCO的电压频率特性决定了VCO的压控灵敏度。若压频特性的线性不好,则引起压控灵敏度不均匀,从而使频率合成器的环路稳定性和相位噪声这二个主要技术指标之间的矛盾突出,同时也影响到环路阻尼因子ξ和自然频率ω_(n0)此外,在借助于LC压控     

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16～400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19～0.88 V,振荡频率范围为5.9～6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。     

PLL调频立体声接收机制作

锁相环(PLL)电路PLL(锁相环)电路的基本组成如图1。压控振荡器(VCO)是一种用电压控制振荡频率的电路。假定基准振荡器的频率为100kHz,若要构成一个700MHz 的PLL 路,VCO 的输出需经过分频系数 N=700的分频器。也得到一个100kHz 的信号,若两者完全相同,比较器输出的 VCO 的控制电压不变,就能得到稳定的70MHz 的输出。由于某种原因使频率发生变化,经比较器和 LPF 输出的电压产生高低变化,对 VCO 的振荡频率起到补偿作用,使振荡稳定。若频率增高,加在 VCO 上的电     

一种基于偏移源的频率合成技术分析

针对一种基于偏移源的频率合成技术,建立了锁相环(PLL)线性模型,对相位噪声和杂散信号性能进行分析。从分析结果看,在锁相环反馈支路中使用一个偏移源将压控振荡器(VCO)输出信号下混频至一个较低的中频,从而将锁相环的环路分频比大大降低,使改善后的锁相环噪底达到-135 dBc/Hz。介绍了偏移源和主环的关键合成技术,结合工程应用设计的基于偏移源的C频段频率合成器,相位噪声偏离载波10 kHz处≤-99 dBc/Hz,偏离载波100 kHz处≤-116 dBc/Hz,杂散小于-70 dBc。     

CPT铷原子钟锁相环频率合成器设计和分析

基于CPT(相干布局囚禁)87铷原子钟设计出输出频率为3417 MHz的锁相环频率合成器,通过ADIsimPLL仿真出最佳环路带宽,环路滤波器参数以及相位噪声等,并通过STM32对锁相环芯片进行控制。对频率合成器进行了测试,电路尺寸为40 mm×40 mm,输出信号功率范围为-4 dBm^+5 dBm可调,输出信号噪声满足要求-88.65 dBc/Hz@1 kHz,-92.31 dBc/Hz@10 kHz,-104.63 dBc/Hz@100 kHz,杂散和谐波得到抑制,设计的频率合成器能很好的应用于原子钟的射频信号源。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。