1.8 V低相位噪声全集成LC压控振荡器的设计

介绍了一种全集成的LC压控振荡器(VCO)的设计。该电路的中心频率为3.8 GHz,电源电压为1.8 V,采用0.18μm CMOS工艺制作。测试结果表明,VCO的相位噪声在偏离中心频率1 MHz时达到-126 dBc/Hz,调谐范围达到9%,VCO核心电路功耗小于8 mW。     

4.2GHz 1.8V CMOS LC压控振荡器

基于Hajimiri提出的VCO相位噪声模型,分析了差分LC VCO电路参数对于相位噪声的影响。根据前面的分析,详细介绍了LC VCO电路的设计方法:包括高Q值片上电感的设计、变容MOS管的设计以及尾电流的选取。采用SMIC 0.18μm 1P6 M、n阱、混合信号CMOS工艺设计了一款4.2GHz 1.8V LC VCO。测试结果表明:当输出频率为4.239GHz时,频偏1MHz处的相位噪声为-101dBc/Hz,频率调节范围为240MHz。     

一种0.13微米CMOS工艺1.0V差分压控振荡器设计

本文实现了一种集成高品质因素片上电感的差分互补压控振荡器。该压控振荡器的谐振腔由片上电感和反型MOS电容并联组成。谐振腔的品质因素主要被片上电感性能所限制。通过优化设计以及采用单圈的拓扑结构,片上电感在6GHz仿真的品质因素可以达到35。本文提出的压控振荡器采用SMIC0.13微米工艺流片,芯片面积为1.0×0.8mm2。振荡器的频率范围为5.73GHz到6.35GHz。当振荡器中心频率为6.35GHz时,其功耗在1.0V电源电压时为2.55mA,1MHz频偏处相位噪声为-120.14dBc/Hz。该压控振荡器的FOM值达到-192.13dBc/Hz.     

基于CMOS工艺的低相位噪声LC压控振荡器

介绍了一种用于锁相环型频率合成器的单片集成LC压控振荡器。该压控振荡器在传统的电路结构基础上进行了改进,在保证调谐范围的前提下,有效地降低了相位噪声。压控振荡器使用了片上集成螺旋电感,采用中芯国际(SMIC)0.35μm 1P6M混合信号CMOS工艺。测试结果表明,该压控振荡器的可调频率为3~3.55 GHz,在3.55 GHz中心频率附近的相位噪声达到-128 dBc/Hz(600 kHz),整个压控振荡器的工作电压为3.3 V,工作电流为13 mA。     

全集成低相位噪声LC压控振荡器设计

提出了一种应用于ISM频段的低相位噪声LC VC0。电路采用TSMC 0．18μm1P6M混合信号CMOS工艺进行设计,芯片版图面积740μm×700μm。在电源电压为1．8V时,后仿真结果表明,电路工作频率为2．4GHz时,调谐范围为23％。在偏离中心频率1MHz处,相位噪声为-124．2dBc／Hz。核心部分功耗约为7．56mW。     

低相位噪声压控振荡器设计

分析了LC压控振荡器(VCO)相位噪声,通过改进电路结构,采用PMOS和NMOS管做负阻管,在尾电流源处加入电感电容滤波,优化电感设计,设计了一种高性能压控振荡器.采用TSMC 0.18 μm IP6M CMOS RF工艺,利用Cadence中的Spectre RF工具对电路进行仿真.在电路的偏置电流为6 mA、电源电压VDD=1.8 V时,输入控制电压为0.8～1.8 V,输出频率变化为1.29～1.51 GHz,调谐范围为12.9%,相位噪声为-134.4 dBc/Hz@1MHz,功耗仅为10.8 mW.     

射频应用的压控振荡器相位噪声的研究

相位噪声是压控振荡器（VCO）的关键参数之一。本文阐述了VCO相位噪声的特性，分析了时不变和时变两种相位噪声模型，给出了优化相位噪声的方法。     

一种基于BiCMOS工艺的差分压控振荡器

设计了一种Colpitts型LC振荡器。该电路采用差分结构，具有集成度高，噪声性能良好的优点。该设计基于0．8μm BiCMOS工艺，实现了中心频率为433MHz的Colpitts型差分压控振荡器（VCO）。电路采用3V电压供电，频率范围399．8～465．1MHz，偏离中心频率1MHz处的相位噪声是-137dBc／Hz。     

射频应用的压控振荡器相位噪声的研究

相位噪声是压控振荡器(VCO)的关键参数之一。阐述了VCO相位噪声的特性,分析了时不变和时变两种相位噪声模型,给出了优化相位噪声的方法。     

采用SiGe工艺的低相位噪声压控振荡器

采用0.35μm-BiCMOS-SiCe工艺,设计了单片集成的低相位噪声差动压控振荡器。在电路设计中,需要的在VCO的三个主要性能参数:可调范围、功耗、相位噪声间作出折中的考虑。最终设计的VCO电路工作电压为3.3V,核心电路的功耗为10mV。在1MHz频率偏移下的相位噪声为-114dBc/Hz。振荡频率范围为5.825GHz～5.065GHz,相应的调谐电压为0～2.2V。最后得出结论:0.35μm-SiGe的性能优于0.18μm- CMOS的性能     

一种采用交错耦合VCO和高速前置分频器的频率合成器

文章提出了一种采用延迟单元交错耦合压控振荡器（VCO）和高速双系数前置分频器的锁相环（PLL）频率合成器设计方法。采用0．25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1．4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3．3％／V。     

95GHz低相噪锁相源技术研究

基于毫米波锁相源相位噪声理论,明确指出采用低相位噪声的微波频率源可以有效改善毫米波锁相源相噪指标。利用低相位噪声的微波倍频源,结合谐波混频方式,设计出95GHz低相位噪声锁相频率源。测试结果表明,其相位噪声可以低至-90.44dBc/Hz@10kHz,验证了该设计方案的可行性。     

一种宽电源锁相环电路的设计与实现

在片内无电源调整电路的条件下，通过电路优化，设计并实现了一种在2．5～5．5V宽电源下稳定工作的锁相环(PLL)。测试结果较好地反映了设计的正确性，并提出了改进意见。     

宽带LC压控振荡器的相位噪声优化设计

采用0.35 μm BiCMOS工艺,设计了一款基于开关电容阵列结构的宽带LC压控振荡器.同时分析了电路中关键参数对相位噪声的影响.基于对VCO中LC谐振回路品质因数的分析,优化了谐振回路,提高了谐振回路的品质因数以降低VCO的相位噪声.采用噪声滤波技术,减小了电流源晶体管噪声对压控振荡器相位噪声的影响.测试结果表明,优化后的压控振荡器能够覆盖1.96～2.70 GHz的带宽,频偏为100 kHz和1 MHz的相位噪声分别为-105和-128 dBc/Hz,满足了集成锁相环对压控振荡器的指标要求.     

一种3.3 V 2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μm CMOS工艺，电源电压为3．3V，设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析，模拟结果显示，该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB)，功耗为33．94mW，噪声系数为2．3dB，IIP3为-4．9dBm。     

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz.两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz.