面向低功耗BIST 的VLSI 可测性设计技术

随着手持设备的兴起和芯片对晶片测试越来越高的要求，内建自测试的功耗问题引起了越来越多人的关注，本文对目前内建自测试的可测性设计技术进行了分析并对低功耗的VLSI可测性设计技术的可行性和不足分别进行了探讨。在文章的最后简单介绍了笔者最近提出的一种低功耗的BIST结构。     

集成芯片的可测性设计技术

主要介绍了三种可测性设计（DFT）技术,分别是：扫描设计（Scan Design）、边界扫描设计（Boundary Scan Design）和内建自测试设计（BIST）。对于这三种设计技术,分别介绍了其原理和设计过程。     

数字调谐系统芯片DTSO614的可测性设计

介绍了集成电路可测性设计的概念和分类方法,然后以数字调谐系统芯片DTS0614为例,具体介绍了其中的一种即针对性可测性设计方法,包括模块划分、增加控制线和观察点.最后给出了提高电路可测性的另一种方法--内建自测试方法.     

基于模块划分方法的MPEG-2解码芯片可测性设计

以MPEG-2解码芯片为研究对象,采用基于模块划分方法进行可测性设计,包括边界扫描(JTAG)和内建自测试(BIST).根据MPEG-2系统结构的特点,把模块划分为存储器类型、信号不相关类型和信号相关类型.针对模块特性,设计不同的测试向量生成器,3种类型模块之间并行测试.测试结果表明,与未加入可测试设计的系统比较,固定故障覆盖率由81%提升到95.1%,而硬件开销仅为3%.     

大规模集成电路可测性设计及其应用策略

随着集成电路的规模不断增大,集成电路的可测性设计正变得越来越重要.综述了可测性设计方案扫描通路法、内建自测试法和边界扫描法,并分析比较了这几种设计方案各自的特点及应用策略.     

基于电力线通信芯片可测性设计的研究实现

集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。     

SoC可测性设计中的几个问题

介绍了SoC可测性设计中的几个重要问题。包括在一般功能模块的扫描可测性设计中,如何实现对时钟、复位端、双向端口、芯片内部三态总线的控制,如何处理组合反馈环、锁存器、不同时钟沿触发的触发器、影子逻辑;以及在片上存储器内建自测试设计中,如何选择自测试的结构和算法。并结合一款基于ARM的SoC给出了实际可测性设计中具体的解决方法。     

大规模集成电路的可测性技术研究

集成电路测试和设计技术是集成电路的主要核心技术，而可测性设计技术是集成电路测试和设计这两大核心技术的复合技术或边缘技术，本文主要介绍了大规模集成电路的可测性设计技术。     

异构多核DSP芯片的可测性设计

本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。     

Garfield系列SoC芯片可测性设计与测试

随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求.文章介绍了基于130 nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现.实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求.     

循环移位可编程序逻辑阵列的可测试性设计

本文研究了一种“芯片内部自测式”可编程序逻辑阵列(Built-in Sclf Tcst PLA)的设计方法:循环移位PLA(简称CS-PLA)法.CS-PLA与其他PLA可测试性设计方法相比,具有故障覆盖率高、对电路速度影响小、测试生成简单等特点,当PLA嵌入在芯片内部时,不需要单独的测试状态。其芯片面积成本随PLA的规模增大而降低,因此CS-PLA特别适用于大规模“嵌入式”PLA.     

SOC的可测试性设计策略

介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨.     

VLSI电路可测性设计技术及其应用综述

综述了超大规模集成电路的几种主要的可测试性设计技术,如扫描路径法、内建自测试法和边界扫描法等,并分析比较了这几种设计技术各自的特点及其应用方法和策略.     

一个基于扫描方法的DFT设计与实现

DFT技术已经成为集成电路设计的一个重要组成部分.详细介绍了基于扫描测试的DFT原理和实现步骤,并对一个32位FIFO存储器电路实例进行扫描设计.根据扫描链的特点和电路多时钟域问题,采用了三种设计方案,整个流程包括了行为级Verilog代码的修改、扫描设计综合以及自动测试模板产生(ATPG).对不同的设计方案给出了相应的故障覆盖率,并对生成的模板进行压缩优化,减少了测试仿真时间.最后分析了导致故障覆盖率不同的一些因素和设计中的综合考虑.     

A Unified DFT Approach for BIST and External Test

This paper presents a partial reset technique for testability improvement of non-scan sequential circuits. Both pseudo-random BIST and deterministic External Test are in the scope of this paper. The partial reset technique is used to improve hard-to-detect fault activation. This DFT approach is completed with classical insertion of observation points in order to improve fault propagation. Numerous experimental results on ISCAS'89 benchmark circuits show that 100% fault efficiency can be achieved at low cost.     

基于ATPG的无线接入芯片的可测试性设计

可测试性设计是现代芯片设计中的关键环节,针对无线接入芯片的可测试性设计对测试技术有更高的要求。首先概述可测试性设计和测试向量自动生成理论,然后采用最新的测试向量自动生成技术,根据自行设计的无线接入芯片的内部结构及特点,建立一套无线接入芯片可测试性设计的方案。同时功能测试向量的配合使用,使得设计更为可靠。最终以最简单灵活的方法实现了该芯片的可测试性设计。     

一种新型低峰值功耗的BIST设计研究

随着手持设备的兴起和芯片对晶片测试的要求越来越高,内建自测试的功耗问题引起了越来越多人的关注。文章对目前内建自测试的可测性设计技术进行了分析,并提出了折叠种子优化降低节点峰值功耗的模型,通过调整种子结构和测试向量的相关性的办法来避免过高的SoC测试峰值功耗。采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低节点的峰值功耗。实验结果表明,该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

改进的基于STUMPS架构的BIST电路设计

传统的STUMPS测试方法,存在测试时间长和故障覆盖率不够高的缺点.为减少测试时间,采用Test-Per-Clock方式和向量压缩的方法处理待测电路CUT;减少了测试时间;用随机测试模式加存储测试模式,来提高故障覆盖率.经ISCAS'85标准测试电路验证,新方案取得了令人满意的结果.