AES算法的轮内融合优化

为减少高级加密标准(AES)算法的硬件消耗,提出了一种AES加解密算法的轮内融合结构.在降域求逆元的基础上,该结构选择性地将轮函数内部的线性模块进行融合,减少了线性模块间的重复计算,从而有效地减少了密钥处理模块的计算量及硬件消耗,使得AES算法实现进一步优化.通过统计数据进行对比分析,验证了该结构的优化性,并分别选出了最优的加密、解密所使用的换域矩阵     

AES改进算法在CCMP协议中的应用

AES针对IEEE 802.11i中CCMP所采用的高级加密标准AES算法的实现较为复杂且对硬件要求较高的情况,对AES算法进行了优化改进.首先对列变换进行了优化,并基于系数的正交化统一了算法加解密过程的运算; 然后对轮变换过程进行了简化,并将优化后的列变换系数应用于其中进一步简化了轮变换过程.将本文的改进算法与原AES算法和S -AES算法进行对比表明,本文算法在不降低算法本身安全性的前提下,减小了其实现代价,提高了算法的效率.     

AES算法中密钥扩展和列混合单元的可重构设计

通过分析高级加密标准(AES)列混合运算和密钥扩展的可重构性,对列混合单元和密钥扩展进行了可重构设计,并在此基础上高速实现了128、192、256bit三种密钥长度的AES算法,仿真结果表明这种可重构设计方法降低了AES硬件规模和复杂度。     

一种具有最小实现代价的AES改进方法

针对AES加密和解密过程实现的不对称性,对其仿射变换和列混合运算的变换常量进行优化,给出一种改进的AES.除了密钥安排顺序,改进后的AES加解密实现过程都是对称的,在计算列混合和逆列混合时仅需要2次Xtime乘法和4次加法运算．并且加密和解密可共享同样的实现资源,有效降低了软硬件实现的代价．     

基于FPGA和ARM的AES算法设计和实现

针对于高级加密标准(AES,advanced encryption standard)硬件实现的可重构与效率问题,提出了一种基于现场可编程逻辑器件(FPGA,field programmable gate array)和微处理器ARM(advanced RISC machines)的AES设计方法。基于电子密码本(ECB,electronic code book)操作模式,可完成AES所有标准的加密和解密,并进行了工程实现与验证,可作为IP(intellectualproperty)核使用。为实现理想的数据吞吐率/面积比,结合AES和FPGA的特点,对字节替换和密钥扩展采用查表的优化算法,并提出了列混合的优化结构,在保证运算速度下节约了器件资源。利用FPGA内部自带的双端口可配置随机存取存储器(RAM,random access memory)作为信息与密钥的缓存,解决存储和ARM与FPGA时序问题。在进行资源与速度的分析和与3种典型设计比较后的结果表明,具有最好的吞吐率/面积比。     

基于子密钥数据的加密算法研究

针对对称密码体制存在的密文保密强度和抗分析破译性较差的缺陷,提出了一种基于子密钥变换产生轮密钥对数据进行分段加密的方法,通过对明文进行变换处理,利用随机产生的独立子密钥,按信息位的判定产生不同的轮密钥,并对每轮分组变换进行加密．阐述了子密钥生成模块、子密钥变换轮密钥进行加解密算法的过程,并对算法性能进行了详细分析．测试数据表明,该算法比同类型的加密算法速度快,而且加密方法的变型性以及轮密钥选取的随机性将增强加密算法的抗攻击性．     

EPCBC密码算法的FPGA优化实现研究

针对资源约束的智能卡加密需要小面积实现的问题,对EPCBC加密算法从硬件上实现面积优化进行了如下研究:1)相同运算只实现一次,主程序调用32次完成加密;2)对S盒变换和密钥变换使用同一寄存器,从而节省寄存器数量;3)把密文轮操作和密钥更新放在一个模块中。通过FPGA优化结果表明,EPCBC密码算法实现面积大幅度减小,优化率达到56%,同时加密运算性能也没有降低,从而为开发受资源约束的智能卡密码硬件提供可行方案。     

AES算法轮密钥与种子密钥之间的关系研究

详细研究了AES算法的轮密钥和种子密钥之间的关系,并提出了AES算法密钥扩展方案的数学模型。     

AES算法的研究

AES是为了取代旧的DES而制定的,它具有较高的安全性能。本文主要介绍了高级加密标准AES算法的加密解密流程,分析了每次轮操作的内部过程,对轮操作内部的执行进行合并和简化,从而高速实现了AES算法。     

对全轮AES-128的Biclique攻击

文章给出了一个AES算法的Biclique结构,提出了对AES-128算法的Biclique全轮攻击,攻击的数据复杂度是248,恢复密钥的计算复杂度是2126.35次加密全轮AES-128算法。     

基于国密算法SM4的车载PEPS和 EMS安全认证方法研究

随着ICV(智能网联汽车)产业的快速发展,车与人、车与车以及车与外部环境的数据交换成为常态,汽车安全受到严重威胁,研究汽车安全认证方法则显得至关重要.车载PEPS(无钥匙进入及启动系统)和EMS(发动机管理系统)的安全认证决定整车安全性能,是保证汽车安全运行的前提条件.目前业界广泛采用128 bits AES算法实现PEPS和EMS的安全认证,而由于AES密钥生成和密钥调度算法较国密算法SM4复杂,加解密时间较长,且算法实现的代码量较大,占用过多的MCU资源,因此,本文提出将国密SM4算法应用于车载PEPS和EMS的安全认证,缩短加解密时间,有效提高数传效率,同时采用高级语言实现该算法并移植到国产MCU GD32F103,实现产品国产化,降低成本.将国密算法SM4进行推广,为ICV安全认证提供研究基础.     

一种数据加密标准算法的FPGA实现

该文介绍了数据加密标准算法,讨论了该算法的一种IP核设计及其FPGA实现。为了节省硬件的面积资源,重复操作一个轮函数,以时间换空间,从而得到硬件资源占用的最小化;采用ROM实现了数据加密标准算法中关键的S盒变换功能,减少了程序对编译器的依赖性。该设计代码效率高,占用系统资源少,已经在现场可编程门阵列器件上得到了实现。     

基于DSP的软件加密锁的设计与实现

为了保护软件产品的经济价值和知识产权，开发了一种软件加密锁.主要基于DSP和USB硬加密技术，并通过结合AES算法有效实现了对软件的保护.该加密锁方案的硬件部分由USB接口模块、DSP模块、AVR单片机模块和电源块组成；软件部分采用了新的数据加密标准AES.该加密锁实现了软件的安装序列号加密、首次使用加密、安装次数限制加密以及使用中关键数据加密的四层加密保护；其中各加密层次相对独立，并可根据需要增删.本系统很好地解决了单纯使用软件加密手段易被破解的问题.     

FPGA的AES高速处理模型设计

为了提高AES的处理速度,提出了AES的全流水线设计思想.通过对全流水线路径上相应MEM资源和逻辑资源的深入分析,找出制约数据块工作效率的因素,采用双通道运算模型,创建各流水线节点的高速模型,实现AES的全流水线设计.实验结果表明:在EP4CE40F29C8的FPGA芯片上执行AES加解密运算,其吞吐量达到7.2 Gbps.在全流水线架构下,双通道的设计思想使得流水线上的所有数据块处于高效工作状态,系统在低成本的前提下实现了性能的大幅提高.     

椭圆曲线密码的优化设计方法

椭圆曲线密码算法依赖于离散对数问题的困难性,具有安全强度高、计算复杂度小的特点.椭圆曲线密码系统的主要操作为点乘运算,是加解密过程中最为耗时的部分.文中对点乘运算进行优化,提出了椭圆曲线密码算法实现的硬件体系结构,设计了基于FPGA/ASIC的加解密系统.通过对有限二进制域的乘法优化、平方优化和除法优化,提高了加解密算法的实现效率.分析和测试表明,所设计的硬件体系结构具有硬件资源消耗小、模块接口复杂度低和可扩展性强的特点,且支持113、163、193等多种密钥长度,相对于椭圆曲线密码算法的软件实现,文中的椭圆曲线密码处理器加速比最高可达到上千倍.