基于Verilog HDL语言的复杂交通指标灯设计与实现

为克服采用单片机或PLC来实现交通灯控制器的不足,在已有基于Verilog HDL硬件描述语言的交通灯设计的基础上,给出了一种基于Verilog HDL硬件描述语言的复杂交通指标灯设计;同时,选择XINLINX公司的FPGA芯片,采用ISE9.li开发工具进行了程序的编译与功能仿真,实现了交通灯控制器的硬件电路描述.仿...     

基于Verilog HDL语言的FPGA设计

采用Verilog HDL语言在Ahera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计，以及在与其它各种数字逻辑设计方法的比较下，显示出使用Verilog HDL语言的优越性．     

基于Verilog HDL的电梯系统设计

从状态机的角度,介绍了一种电梯控制器的Verilog HDL设计方法。将其嵌入到FPGA中,用于实现电梯的控制。着重介绍电梯的总体设计方案,详细描述其内部状态机的工作原理,并提供了电梯中主控制器与分控制器通信部分的Verilog源代码。给出了在Xilinx公司的ISE6.2+ModelSimXE5.6软件平台中进行EDA的综合结果与时序仿真,并遵循方向优先的原则提供3个楼层多用户的载客服务并指示电梯的运行情况。实际应用表明,该系统设计灵活,运行可靠,成本低廉,有一定的应用价值。     

基于Verilog HDL设计的自动数据采集系统

介绍了一种采用硬件控制的自动数据采集系统的设计方法,包括数字系统自顶向下的设计思路、VerilogHDL对系统硬件的描述和状态机的设计以及MAX+PLUSII开发软件的仿真。设计结果表明:该采集系统具有很高的实用价值,极大地提高了系统的信号处理能力。     

《Verilog HDL语言程序设计》课程教学探讨

《Vefilog HDL语言程序设计》已经成为电子工程类的大学本科高年级的一门,必修课,该门课程的教学质量直接影响电子工程类专业的培养目标,本文从提高学生兴趣、互动教学、创建学习环境三方面探讨了《Verilog HDL语言程序设计》的教学改革。     

USB中的CRC校验原理及其Verilog HDL语言实现

在数据和控制信息中加上循环冗余码是通用串行总线（USB）协议中一个重要的错误检测措施。接收端通过进行循环冗余校验（CRC），可以检测包在传输过程中是否发生损坏。硬件描述语言Verilog HDL常用于数字电子系统性设计，设计者可用它进行各种级别的逻辑设计。介绍了循环冗余码基本原理、USB协议中的循环冗余校验以及CRC校验的串、并行设计和Verilog HDL代码实现。     

用Verilog HDL语言设计分频器和32位计数器

介绍一种软件实现分频器和32位计数器的设计思路，即采用大规模可编程逻辑芯片，并运用Verilog HDL语言设计出一种分频器和32位计数器，具有集成度高，模块化，设计实现简单，易于修改调试的特点。     

基于FPGA的交通灯控制系统的设计与实现

该文基于FPGA芯片EP4CE6E22C8设计了一款交通灯控制系统.首先从设计要求出发,将交通灯控制系统分成多个底层电路模块并用Verilog HDL语言对其进行设计和仿真,然后调用已设计好的各底层电路采用原理图方式进行顶层电路设计,最后将设计好的顶层电路进行管脚锁定并下载到FPGA芯片中进行硬件验证.仿真和硬件验证结...     

基于Verilog HDL的DDS设计与实现

本文重点介绍了DDS技术的原理和实现方法。给出了生成DDS各个模块的具体方法,并且利用硬件描述语言Verilog HDL进行了相关模块的设计,然后在Quartus Ⅱ开发环境上通过了编译,最后在Modelsim中进行仿真验证,得到了需要产生的波形。     

基于Verilog HDL实现RISC微处理器

介绍基于精简指令计算机技术的8位微处理器的设计与实现,主要包括指令集取指、分析、执行、回写单元的设计;以及取指、执行、回写三级流水线技术的实现。微处理器包含8个基本部件：时钟发生器、指令寄存器、累加器、算术逻辑运算单元、数据控制器、状态控制器、程序计数器、地址译码器。设计使用可综合的Verilog HDL语言描述,采用Xilinx公司最新的集成开发工具软件ISE 6．2及该公司的XC9572 Flash工艺CPLD器件和Modelsim验证实现。     

基于Verilog HDL的FPGA数字系统设计优化

文章介绍了基于FPGA的数字系统设计优化的两种重要技术：流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。     

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。     

基于Verilog HDL的1553B总线监视器设计

1553B总线具有可靠性高、抗干扰能力强,扩充灵活等特点,因此得到了广泛的应用;总线监视器是1553B总线系统中三类设备中的一种,用于记录和分析总线上的消息及设备状态,为系统分析提供数据源;介绍了一种基于Verilog HDL硬件描述语言的1553B总线监视器的实现方案,其中解码器部分完成串并转换、解码功能,控制部分采用字监视的工作方式,监听和记录总线上传输的每一个字,并生成相应的描述符;测试平台上的试验结果显示,BC发送命令字082AH要求RT1接收10个数据字1-AH,监视器正确监视到命令字082AH及数据字1～AH,并生成了正确的命令字描述符FFA9H和数据字描述符A3H,经验证所设计的总线监视器能够完成预期的功能.     

基于Verilog HDL的IEEE1394协议中CRC校验的实现

CRC是IEEE1394协议中重要的错误检测和恢复机制。介绍循环冗余校验的基本原理,根据IEEE1394协议中CRC码的产生原理．分析CRC校验的具体计算过程,讨论IEEE1394协议中CRC的FPGA实现．借助EDA工具和Verilog HDL语言实现了对这．种算法的仿真和验证。     

基于Verilog HDL的AD7685采样控制器的设计

针对高速模/数转换器件采用单片机控制存在的问题,结合AD7685的工作原理,采用FPGA控制A/D转换器工作,利用Verilog HDL硬件描述语言采用自顶向下的开发模式设计了AD7685采样控制器,并调用FPGA内部逻辑资源搭建而成的FIFO做为缓存.文中介绍了如何生成FIFO宏模块及其调用方法,同时给出了部分程序代...     

基于RAM结构的CAM的VerilogHDL设计

该文介绍了以FPGA芯片中RAM结构为核心,使用VerilogHDL设计CAM的方案。该CAM的数据深度和宽度易于扩展,匹配查找速度快。     

Verilog HDL阻塞属性探究及其应用

阻塞赋值与非阻塞赋值语句作为verilog HDL语言的最大难点之一,一直困扰着FPGA设计者,而其中的错误又隐晦莫测,理解不透彻会直接导致运用不当,使设计工程达不到预期效果,而排错又相当麻烦.阻塞赋值与非阻塞赋值语句既血脉相连,又有本质的区别.透过原理和实际应用.从不同侧面对阻塞赋值与非阻塞赋值进行剖析,并阐述了阻塞赋值与非阻塞赋值的各自特点及其应用.     

基于Verilog HDL的高速可综合FSM设计

有限状态机（finite state machine,FSM）广泛应用于数字系统的控制器设计中,用Verilog设计的可综合状态机有多种编码风格,通常这些编码风格生成的状态机带有组合逻辑输出.时序分析指出组合逻辑输出型状态机不适合高速系统,提出了一种适合高速系统的寄存器输出型状态机.最后通过实例给出了寄存器输出型状态机的状态编码方法及其可综合Verilog编码风格.     

基于层次化设计的Verilog HDL增量编译方法

根据自顶向下设计方法和使用VerilogHDL设计层次化的特点,提出依据设计层次、以模块为单位的VerilogHDL增量编译方法。利用在语法分析和语义检查时构建的设计层次信息和符号表,根据被修改模块在设计层次中的位置,自动对全部相关模块进行增量编译,同时更新编译结果和重构层次引用关系。在设计VerilogHDL编译器的同时予以实现。通过测试证明对于多模块设计中个别模块的修改,使用增量编译可以显著缩短重新编译的时间开销。