一款通用CPU中的Load Aligner数据通道的全定制设计

超大规模集成电路技术的发展产生了一个复杂浩大的工程体系。已开展了通用CPU的Load Aligner数据通道部分的全定制设计，以此设计为例，阐述了一个集成电路予模块的逻辑设计、电路设计、版图设计，并给出了相关结果。     

一款通用CPU中的Load Aligner数据通道的全定制设计

深亚微米时，芯片的设计和制造成了一个复杂浩大的工程体系。本文以一款通用CPU的Load Aligner数据通道部分的全定制设计为例，讲述了一个集成电路子模块的逻辑设计，电路设计，版图设计，并给出了相关结果。     

一款通用CPU中的Load Aligner数据通道的全定制设计

深亚微米时 ,芯片的设计和制造成了一个复杂浩大的工程体系。本文以一款通用CPU的LoadAligner数据通道部分的全定制设计为例 ,讲述了一个集成电路子模块的逻辑设计 ,电路设计 ,版图设计 ,并给出了相关结果     

一款通用CPU中的Load A1igner数据通道的全定制设计

深亚微米时，芯片的设计和制造成了一个复杂浩大的工程体系。本文以一款通用CPU的Load Aligner数据通道部分的全定制设计为例，讲述了一个集成电路子模块的逻辑设计、电路设计、版图设计，并给出了相关结果。     

基于嵌入式网络模块的多CPU自动识别数据采集系统

本文介绍了在充分利用嵌入式网络模块的资源优势上，设计出具有网络化、多功能、高速性等特点的新一代自动识别数据采集系统，使其具有广泛的应用前景，尤其为考勤、门禁、公交管理、校园一卡通、物流管理、商场自动化、智能家居小区管理等领域构造了具有新概念的开发平台。     

8位嵌入式CPU核的正向设计

介绍了一个与Motorola 68HC05指令兼容的8位CPU核的设计,分析了系统结构和工作原理以及设计构思,最后简要介绍了一个用VHDL语言实现的通用仿真验证软件.     

基于RISC的16位嵌入式CPU的设计

介绍了一个嵌入式ＲＩＳＣ型ＰＣＵ。该ＣＰＵ采用哈佛结构、４级指令流水线、２０位指令字长和１６位数据字长,并设置了用于片内外部寄存器的高速接口。设计中采用Ｂｙｐａｓｓ技术解决了数据相关问题,开发了高效的结构化编程语言和相应的编译器。     

一种CPU模块的测试设计

论述了对一种CPU模块的测试设计,此测试设计为了检测该种CPU模块的功能和性能.在设计过程中,首先,对该CPU模块的功能和性能进行了分析,并在此基础上,提出了测试需求,同时根据测试需求设计了测试方法.最后,通过对这种CPU模块的功能和性能进行测试和验证,为设计人员提供了设计和测试建议.     

嵌入式CPU异常处理的设计及其硬件实现

嵌入式CPU已成为SOC设计的热点。异常处理是CPU设计中最关键的部分,介绍嵌入式CPU异常处理的一般机制,并在此基础上设计32位CPU的异常处理模块,给出了仿真结果,并讨论了其方便的可扩展性。     

32位高端安全芯片SSX20

由深圳市中兴集成电路设计有 限责任公司推出的国内首款基于32 位CPU核的高端安全芯片SSX20, 是一个基于国产32位RISC处理器 的安全处理平台,具备高处理能 力、高安全性、低功耗、低成本等 特点。 该芯片可用于PKI体系的电子 钥匙LJSB KEY上,可以实现的功能     

一种高性能32位移位寄存器单元的设计

介绍了一种用于32位微处理器中执行单元的双总线(64位输入32位输出)移位寄存器单元的设计。讨论了矩阵移位器和树状移位器结构,提出了基于两者结合的Matrix-Tree 结构并给出了其硬件电路的实现。为了能实现X86指令集全部移位类指令,采用了指令预处理的技术,节省了指令周期,提高了CPU的效率。     

一种用于32位CPU的CPL流水线乘加器的设计

综合的32位乘加器需采用5段流水线才能满足CPU的设计指标，但这样会造成与CPU指令流水线不匹配，带来了控制复杂化。为解决这个问题，采用互补传输门逻辑(CPL)设计了用于32位CPU的高速乘加器，使其流水线段数从原来的5段缩减为与CPU指令流水线相匹配的3段，简化了控制、降低了功耗、节省了面积。     

32位嵌入式CPU中系统控制协处理器的设计与实现

系统控制协处理器是MIPS体系结构CPU中必需的一个单元模块。它最主要的功能就是利用一系列特权寄存器记录当前CPU所处的状态,负责异常/中断处理,提供指令正常执行所需的环境。本文论述了一个实现MIPS4Kc指令集CPU中系统控制协处理器的设计,包括对特权寄存器写操作的实现,精确异常处理机制和全定制后端物理设计。     

An nMOS VLSI process for fabrication of a 32-bit CPU chip

An overview is given of a silicon-gate NMOS fabrication process used to realize a 450000 transistor, 32-bit single-chip CPU that operates at a worst case 18 MHz clock frequency. The technology utilizes 1.5-/spl mu/m lines and 1.0-/spl mu/m spaces on all critical levels, and provides tungsten dual layer metallization. The device and interconnect structure for this 8-mask process is outlined as a sequence through the process flow. Linewidth and alignment statistics are given for the optical reduction-projection step-and-repeat lithography used in this technology.     

随手拈来：32位处理器致力8位应用

人们正在努力供应廉价的32位处理器，这种努力使32位处理器开始蚕食8位处理器的地盘。     

一种低功耗CPU卡的设计

地址总线的功耗是整个CPU卡电路系统功耗的重要来源.降低地址总线上的翻转率可以有效降低整个系统的功耗.文章在分析CMOS电路功耗和几种总线编码的基础上,提出了一种改进的T0-BI编码,并将此种编码应用于CPU卡用芯片的设计.结果表明,采用此种编码可以有效地降低CPU卡电路的功耗.     

CPU核心电压电路设计

LTC1709是Linear凌特公司生产的适用于Intelpentium4微处理器的电源转换芯片 ,它可以用5位DAC对输出电压进行编程调整 ,文中介绍了LTC1709的工作原理,给出了应用LTC1709产生CPU核心电压的电路设计和外围元器件的选择方法