层次式FPGA快速可布性布线算法

提出了一种针对层次式结构FPGA的快速拆线重布布线算法.利用历史拆线信息衡量拆线区域的可布性、可重布性及拆线影响力,形成独特的资源竞争解决机制;在禁忌搜索框架下选取禁忌拆线点、拆线路径与拆线线网,并在禁忌策略的指导下解决资源冲突,提高拆线有效性与速度.文中算法分为初始布线阶段与拆线重布2个阶段.在布线过程中,针对层次式结构引入简洁实用的布线线序.实验结果表明,该算法中的拆线机制可以有效地减少拆线数目,显著提高了运行速度.     

自动修复短时序违反路径的FPGA布线算法

为了解决寄存器保持时间不满足而引起的短路径问题, 提出一种自动修复短时序违反路径的FPGA布线算法。在VPR时序布线算法整体布线布通之后, 调用短路径时序分析来获取违反短时序约束的布线连接, 然后通过修改代价函数, 对每条违反短时序约束的连接进行增量布线, 使每条连接的路径延时尽可能达到满足短时序约束所需的延时。实验结果表明, 本算法与VPR时序驱动布线算法相比, 能够平均修复94. 7%的短时序违反路径, 而运行时间仅增加了6. 8%。     

基于整数规划的层次式FPGA布线算法

为了避免由于布线线序处理不当而导致无法布通的问题,提出一种基于整数规划的层次式FPGA布线算法.该算法使用一种全局优化处理的方式对布线问题进行求解,通过分析层次式FPGA的结构特点和整数规划的算法特点,导出了FPGA布线算法问题与整数规划之间的关系;然后具体描述了如何将FPGA布线问题转化成二进制整数规划问题及其相应的求解过程,其中利用层次式FPGA的结构特点对得到的整数规划问题进行简化.与可满足性布线算法进行实验比较的结果表明,文中算法具有求解速度更快、求解规模更大以及求解质量更高等方面的优势.     

时延驱动的布线算法最新研究进展

现有时延驱动布线算法的工作主要分为三个方面:时延模型、目标形式化、解空间。论文以时延模型为主线,介绍了近10年来提出的时延驱动的布线算法。在对各算法尤其是non-Hanan框架下的各优化算法进行深入分析的基础上,得出了一些有益的结论,并指出了进一步工作的方向。     

反熔丝FPGA布线算法研究

国内外学术界对目前广泛采用的SRAM型FPGA布线算法均有大量研究,对于特殊用途反熔丝FPGA的研究却很少。首先介绍了反熔丝FPGA及其布线算法的研究现状,接着讨论了目前最为流行的FPGA布线算法——路径搜索算法的基本原理与实现方式,并且建立了反熔丝延时模型,然后针对反熔丝FPGA的结构对布线算法进行了改进,最后在CAD实验平台上实现了该改进算法。实验表明,该改进算法可以提高反熔丝FPGA布线的效率及电路速度。     

基于多阶段拆线重布的总体布线算法

超大规模集成电路总体布线是集成电路物理设计的关键环节之一,对芯片的可布线性、线长、通孔数等性能指标有重大影响.针对拆线重布方法容易陷入局部最优解的问题,提出一种基于多阶段拆线重布的总体布线算法.该算法根据不同布线阶段对最小化溢出值和最小化线长这两个目标的侧重点不同,通过构造不同的布线代价函数、确定不同的布线顺序、选取不同的布线模型及布线算法对线网进行拆线重布,使得基于多阶段拆线重布的总体布线算法可以有效地跳出局部最优解,快速地提高布线质量.采用ISPD08总体布线竞赛中的标准测试例子集的实验结果表明,与NTUgr,NTHU-Route2.0和NCTU-GR2.0相比,所提出的总体布线算法在平均总溢出方面分别减少了1.4%,2.4%和21.5%,在平均运行时间方面分别快了10.4倍,1.6倍和1.3倍.     

基于增量DFT 的相似时序检索算法

首先提出一种在时域上计算时序数据扩展距离的新算法,该算法时间复杂度为O(n×m),能够解决时序数据在Y轴上的漂移和伸缩后仍然保留相似性的问题;然后提出一种在频域上计算时序数据扩展距离和在长时序中搜索相似子序列的新算法,该算法时间复杂度仅为O(n×fc),效率很高,便于在线实现,而且同样能够适应时序数据扩展距离的定义;最后给出时序数据和线性加权时序数据的增量式DFT算法,可以对长时序的各个窗口进行增量式的降维,将传统的O(n×m×fc)工作改进成O(n×fc).     

防火墙寄存器技术的FPGA低功耗布线算法研究*

针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。     

基于FPGA的AXI4总线时序设计与实现

针对AXI4总线设备之间的高速数据传输需求,根据AXI4总线协议,设计实现了一种基于FPGA的AXI4总线读写时序控制方法.以FPGA为核心,采用VHDL语言,完成了满足AXI4总线协议的读猝发方式数据传输和写猝发方式数据传输时序控制模块的设计.利用FPGA内部嵌入式系统提供的高性能数据传输接口完成AXI4时序控制模块的功能验证.实际应用表明,依据提出的设计方法实现的读写时序控制模块能够满足AXI4总线协议规定的时序关系,实现数据的高速正确传输,总线数据传输速率能够达到1.09 GB/s.     

基于重定时的时序逻辑优化策略

提出了一种去除同步时序电路中冗余逻辑的方法．针对时序冗余难于识别的问题,这种方法引入重定时技术,将电路中的时序冗余转换为冗余的组合逻辑,然后利用已有的比较成熟的组合逻辑优化工具将具去除．这样避免了提取电路的状态表及电路状态空间的遍历,从而能够大大降低时序电路冗余识别和支除的复杂度．将相关算法应用于ＩＳＡＳ’８９基准电路集,结果验证了其有效性。     

FPGA的多路数据并行录取和时序资源优化

PCIe总线在雷达系统中应用日益广泛,但FPGA内部集成的PCIe硬核数量有限,难以满足雷达并行录取多种数据的需求.为此,本文提出了一种改进的PCIe DMA数据传输方法,利用Xilinx FPGA集成的单个PCIe硬核实现了多路数据在高速传输情况下的并行录取.针对实现过程中遇到的时序问题,提出了采用多级FIFO级联方法进行时序优化.依据Xilinx FPGA的时钟网络特点,对时钟资源进行优化,便于日后系统的扩展和升级.     

基于VPR的FPGA布局算法时延改进

基于模拟退火的现场可编程门阵列(FPGA)布局算法在计算关键度时存在一定的偏差。为此,提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率,以及前后2次布局的时延代价差,对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数,达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明,在MCNC基准电路上使用改进算法,布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外,电路的关键路径时延也得到了不同程度的改善,使得布局质量在各个方面都明显优于优化前的通用布局布线算法。     

VLSI积木块布图设计的通道划分和总体布线

本文提出了用ＶＬＳＩ积木声布科设计（ＢＢＬ）中的通道划分和总体布线有效算法，通道划分是在角逢数据结构的基础上，对空瓦片进行适当分割和合并，总体布线以通道图和线网排序的为基础，提出了扩张－收缩优化总体布线算法，在保证获得很高布通率的前提下，将线网按最短路径和最少通孔数进行布线，算法已用于Ｃ语言实现，结果令人满意。     

基于布线资源图的FPGA互连测试算法

分析基于静态随机访问内存的FPGA开关盒互连资源,提出一种自动生成且与应用无关的测试配置集算法,通过建立布线资源图,根据线网的走向动态设定各边的权重,利用改进的Kruskal算法,自动产生测试配置集。对于FPGA不同的互连结构,该算法对互连资源中的开路和短路故障的覆盖率能够达到100%,且具有测试配置个数少、运行速度快以及与具体硬件结构无关等优点。     

在Altera的FPGA中实现高速Link口的时序约束方法

在FPGA内部布线资源有限的情况下,将多路TS201 Link口的接口逻辑约束在FPGA固定的区域内并使它达到较高的传输速度,是一件很困难的事情。在Altera的FPGA开发中,正确地利用SDC(synop-sys design constraints)时序约束方法和TimeQuest时序分析器可以使这件事情变得容易。详细地讲述了在FPGA中对多路全双工Link口的接口逻辑进行时序约束的方法,并使Link口的传输速度达到300 MB/s。     

基于FPGA的线阵CCD驱动时序发生器设计

在分析TOSHIBA公司的TCD1702C型线阵CCD驱动时序关系的基础上,结合现场可编程门阵列FPGA器件和VHDL硬件描述语言,采用QuartusⅡ3.0软件平台与仿真环境,设计了可调节曝光时间的CCD驱动时序发生器,并阐述了其逻辑设计原理。     

基于FPGA的动态可重配置短波收发机

使用基于模块化的动态部分重配置技术,构建了基于FPGA的动态可重配置软件无线电系统平台,并在该平台上设计了动态可重配置MIL-STD-188-110B短波收发机系统。与传统的全局静态重配置系统相比,动态可重配置系统扩展性好,配置速度快,用于存储配置比特流所需的空间较少,配置控制方式比较灵活。     

基于FPGA的TDICCD驱动时序设计

在分析TDICCD器件驱动时序关系的基础上.设计了可选积分级数的驱动时序发生器.作为卫星上的有效载荷.TDIC-CD成像系统可以根据不同的光照条件及探测分辨率的需求,选择不同积分级数,提高成像系统的灵敏度.选用现场可编程门阵列(FPGA)作为硬件设计平台,使用VHDL语言对驱动时序发生器进行硬件描述,采用Quartus Ⅱ对所设计的驱动时序发生器进行了仿真.系统测试结果表明.所研制的驱动时序发生器可以满足TDICCD驱动要求.     

最小环最大化的FPGA布线资源结构设计方法

为了提高FPGA布线资源的灵活性,提出一种通过扩大布线资源图的最小环来设计布线资源的方法.首先分析了布线资源图的最小环大小和布线资源中信号传播灵活性的关系,并通过调整布线资源中线网的连接结构来扩大该最小环.采用该方法设计了一种新的开关盒结构——最小环最大化(MLM)开关盒.实验数据表明,MLM开关盒与4种学术上典型的开关盒结构——Disjoint,Universal,Wilton和JSB相比,在时序上处于平均水平,而布通率分别提高了17.7%,8.0%,2.4%和2.2%.