功耗和时延双重驱动的VLSI布局算法

针对超大规模的门阵列和标准单元电路，本文提出一种功耗和时延双重驱动的ＶＬＳＩ布局算法．以往发表的布局算法中，很少能够同时处理功耗和时延的双重约束．在以往的时延驱动布局算法中，仅有一个算法［３］能够处理超大规模的电路；该算法尚存在以下问题：１）其基本思想只能处理组合电路；２）延迟模型过于简单，因而不适合深亚微米工艺；３）该算法不是基于全路径的．我们的算法克服了这些问题，能够精确地控制最长路径延迟，同时保证优秀的布局质量和功耗的均匀分布．而且，对于超大规模的电路，我们的算法是同类算法中最快的．     

CMOS驱动电路中信号延迟的精确计算

本文提出了树形网络ＣＭＯＳ驱动电路中信号延迟相对精确的计算表达式，它考虑了不同延迟定义下ＣＭＯＳ驱动电路等老头儿 导通电阻及负功电容的影响，可用于ＶＬＳＩ互连延迟的计算及时间驱动布图系统信号延迟计算中。     

面向甚大规模集成电路的时延驱动布局方法

本文针对甚大规模集成电路的时延驱动布局问题提出了一个新的解决途径,其策略是将结群技术应用于二次规划布局过程中.结群的作用是可大幅度地降低布局部件的数量.本文设计了一个高效的结群算法CARGO,其优点是具有全局最优性并且运行速度很快.采用了一个基于路径的时延驱动二次规划布局算法对结群后的电路完成布局过程.由于二次规划布局算法能够在很短时间内寻找到全局最优解,故本文的算法更有希望彻底解决甚大规模电路的布局问题.在一组MCMC标准测试电路上对算法进行了测试,得到了满意的结果.     

时延驱动的整平面整体布线算法

本文结出了一个新的时延驱动的整体布线算法．算法采用了整平面布线技术，从而具有快速求解的特点且无网序问题的困扰．算法优化的目标是使所有线网的最大时延之和最小，尤其是在关键路径上的线网实际电路的布线结果表明该算法可有效地改善关键路径上线网的时延．     

无源定位中时延与多普勒估计的去耦性分析

本文从时延估计的Fisher矩阵的最基本概率表达式入手，利用Toerlitz矩阵性质，对无源定位中时延、多普勒及其更高阶导数联合估计的Fisher矩阵的性质进行分析。其结果表明由离散的时域采样信号进行的时延与多普勒估计是不耦合的，而且并不需要文献[1，4]引入的观测时间远大于信号相关时间的约束条件。     

双通道矢量信号分析仪测试系统延迟特性

使用双通道分析仪表测试两路相位相参的调制信号间的时间关系．一方面验证使用互相关技术方法测试信号间时间关系的可行性．另一方面通过对被测电路器件的输出和输入信号的相关测试．得到电路在复杂激励状态下的延迟特性。[编者按]     

一种以时延均衡为优化目标的全局布线算法

本文算法以文献[1]中的A~*－Search算法为基础，对其加以利用和改造，使之满足以时延均衡为优化布线目标的需要，提出了解决大规模并行系统和同步系统中的时延均衡性问题的一种有效方法。实验表明，布线效果良好。     

一种新型的用于高速串行接口的发送器

本文提出了一种新型的适用于USB2．0高速模式下(480Mb／s的数据传送率)的发送器电路。发送器主要由前置驱动电路和主驱动电路组成。前置驱动电路和主驱动电路分别由8级延迟单元和8级驱动单元组成。通过控制延迟单元的延迟时间和改变电路级数，可控制输出数据信号特性。电路设计基于TSMC的CMOS 0．25μm混合信号模型。电路仿真表明输出信号速率达到480Mb／s，并且高低电平幅值和上升下降时间符合USB2．0协议要求。     

基于回路法求解线性网络灵敏度的系统方法

本文从网络的回路分析和网络灵敏度分析的增量法出发，将矩阵的张量运算应用于电路的灵敏度分析中，导出了计算电路支路电流和支路电压灵敏度的一般公式，该方法用于电路灵敏度计算，只需要进行一次电路分析和一些矩阵变换与运算，即可得到电路中支路电流和支路电压对电路参数的灵敏度矩阵。该方法是文献[1]的对偶形式，与文献[1]所提出的方法互补形成较为完备线性网络灵敏度分析方法。     

LSIS-II自动布图系统中的布局子系统

本文介绍了我所研制的LSIS-Ⅱ自动布图系统中的布局子系统.这是在[1]的基础之上,主要在以下的几个方面对布局模式和算法进行了发展. (1)布局子系统模块化,在布局过程的各主要界面上可以再入,可以做人机交互,并可以由人工调度布局的进程; (2)在子系统中采用了宏单元插入的多元胞布局模式,构成可兼容多种布图模式的分级布局设计子系统,提高了系统的适应能力和设计容量; (3)本文的布局算法进一步提高了求解精度,兼顾了布局的拓扑目标和布线目标.     

一种实用的令牌位格式捕获电路的设计与实现

本文基于文献[1]，介绍了一种具有一位延迟的令牌位格式捕获电路，阐述了令牌网络中基于该电路以实现优先级访问机制的原理，此外，文中还就一位延迟电路的不足给出了改进方案。     

系统延迟线的作用分析

信号延迟发生在许多系统中。在卫星通信和多卜勒雷达系统中,由于发射机和接收机间长距离的信号传输,可观的时延影响到系统的正常工作,延迟信号的数学表达式是很需要的,以便分析延迟线对系统响应的影响。延迟绂的这些表达式应用于解调电路、鉴频电路、相位噪声测量系统和多卜勒雷达系统中。     

时延驱动的VLSI版图规划算法

本文提出了时延驱动布图规划的思想。在用改进的广义力矢量法优化功能单元间连线时延的同时，运算非线性规划的方法进一步优化关键路径上功能单元的时延及连线时延。结果表明，这是一种有效的优化版图时延的方法。     

带时延约束的FPGA布线算法

基于ＳＲＡＭ编程结构的门海型ＦＰＧＡ连线上的时延较之ＡＳＩＣ来说比较大,连线延迟不可预测．在很多应用中必须对关键路径的时延加以定量限制（包括上限、下限和一组路径的时延差）．时延约束的实现需要布图算法来保证．一般时延驱动的布线算法只能定性地优化时延性能,不能满足定量要求．本文提出了高性能ＦＰＧＡ最短路径布线算法,以它为主体的ＦＰＧＡ布线器能全面地考虑各种时延约束,更好地利用布线资源,对其它无时延约束的线网也可进行时延优化,提高整个芯片的性能     

连续输入信号下单极点运放模型的SC电路分析

本文在文献[1]，[2]基础上考虑任意拓扑结构sc电路，得到连续输入信号条件下sc电路的频率响应式。通过对二阶带通滤波电路的验算说明了该分析方法的有效性。     

动态可重构FPGA布局算法

SRAM(Static Random Access Memory)型FPGA凭借其动态结构调整的灵活性等特点, 被广泛应用于工业领域。针对动态可重构功能单元的布局问题, 分析了模拟退火解决方案的局限性, 提出了基于电路分层划分和时延驱动的在线布局算法。算法首先按最小分割原则将电路划分为一定数目的层, 然后按自顶向下的原则在芯片的每一层中布局划分出的层, 同时保证电路关键路径的延时最小。实验结果表明, 所述算法在时延、线长和运行时间方面均优于VPR算法。     

VEAP:基于全局优化的有效VLSI布局算法

本文中，针对规则的VLSI设计模式（门阵列，标准单元等），我们提出一种新的非常简单有效的布局算法．该算法基于严格的数学分析，可以证明能够找到全局最优解．在实验中发现，对于很大规模的电路，我们的算法比现有的所有算法都快．此外，我们的算法还能够同时适应于线长优化和时延优化模式．     

考虑串扰影响的时延测试

超深亚微米工艺下，串扰的出现会导致在电路设计验证、测试阶段出现严重的问题。本文介绍了一个基于波形敏化的串扰时延故障测试生成算法。该算法以临界通路上的串扰时延故障为目标故障进行测试产生．大大提高了算法的效率。实验表明，以该算法实现的系统可以在一个可接受的时间内。对一定规模的电路的串扰时延故障进行测试产生。     

IR以创新技术促进节能增效

国际整流器公司（简称IR）是全球电源管理技术领袖。IR的模拟及混合信号集成电路．先进电路器件．集成功率系统和组件广泛用于驱动高性能运算设备。降低电机的能耗，是开发下一代计算机。节能电器．照明设备．汽车．卫星系统．宇航及国防系统的电源管理基准。     

软件可编程电压基准

由于多种原因．设计师们经常发现．他们的创新需要更多的电源电压。例如，一个由±2．5V电源供电的系统突然需要高精度的-1．4V基准，用于信号电平移位电路．并需要2．1V基准来驱动ADC。相应选择包括添加一对运算放大器和电阻器来使系统的电信号电平移位并缓冲，或添加几个DAC。运算放大器电路缺乏可编程能力来适应设计变化．并且，虽然DAC提供可编程能力，但它们的设定是易失性的．并且输出一般是单极性的，并缺乏驱动能力。