AES在嵌入式系统启动加载程序中的应用

随着嵌入式产品应用的普及,如何有效地保护开发者的科研成果不被非法仿制已越来越重要。论文从AES加密算法在AVR嵌入式系统芯片的Bootloader中的应用出发,介绍了AES的功能、特点、基本工作原理和工作流程,并详细讨论了AES加密算法在AVR嵌入系统芯片的Bootloader中实现的具体步骤。     

智能文电传输终端的设计制作

本文针对机要保密通信要求的现状,设计了一种基于Intel的PXA255和CPLD芯片,Linux操作系统,采用安全性较高的PSTN网络进行通讯,使用AES和RSA加密算法对信息进行加密传输的嵌入式产品方案。实现了文件、传真的加密传输,并提供丰富的办公环境和友好的人机界面。针对系统外部设备的实际应用,提出了采用CPLD来控制外部设备的设计方案。针对系统高保密的要求,在终端系统中采用密钥破碎和密钥随机生成技术,实现信息传输的一传一密。     

一种新的加密标准 AES

AES是一种新的加密标准，它是分组加密算法，分组长度为128位，密钥长度为128bits、192bits、256bits三种，分别称为AES－128、AES－192、AES－256。本文介绍了AES的加密算法的加密过程，函数定义，密钥扩展过程。     

基于AES算法改进的蓝牙安全机制研究

对蓝牙安全机制鉴权过程中的加密算法进行了研究.分析了目前采用的基于序列密码的加密算法存在的安全隐患,提出利用分组密码实现加密的思路.详细讨论了蓝牙鉴权过程中的各类攻击方式,从硬件和软件两个方面阐述了防范的措施.对128位AES加密算法进行了研究和改进,使之能够适用于运算速度相对较低、存储资源相对较少的蓝牙移动系统环境.测试表明,改进后的AES算法可以为蓝牙的鉴权过程提供更为可靠的安全保证.     

J2ME上基于AES的保密通信系统的设计与实现

本文首先对嵌入式终端设备上常用的加密算法在不同嵌入式平台上的功能及性能进行详细测试比较,并在此基础上选择其中性能最好的AES算法在J2ME平台上予以实现.最后提出并实现了一种利用AES算法加密的嵌入式保密通信系统.测试表明该系统的安全性和可用性都比较高.     

基于AES和ECC的混合加密系统的设计与实现

基于AES的加密算法具有速度快、强度高、便于实现等优点和ECC加密算法具有密钥分配与管理简单、安全强度高等优点,采用AES加密算法加密大数据块,而用ECC加密算法管理AES密钥,通过集成AES加密算法和ECC加密算法的优点,实现了加密速度快和安全方便管理密钥的优点,有效地解决了密码体制中速度和安全性不能兼顾的问题。     

AES加密算法FPGA实现

随着时代的不断进步,电子数据的使用越来越广泛,随之而来的便是如何保证电子数据的安全。文章介绍了128位AES加密算法在FPGA上的实现并对其进行验证。采用Verilog硬件描述语言对电路进行设计,通过PC端与FPGA端的串口通信,成功从PC端输入明文和密钥并发送至FPGA开发板,FPGA经过AES加密计算之后将输出的密文返回到PC端,从而实现了AES加密算法在FPGA上的实现与验证。     

一种优化可配置的AES密码算法硬件实现

AES加密算法是下一代的常规加密算法，其将被广泛应用在政府部门和商业领域。本文首先介绍了AES加密算法．然后分析了其硬件实现的要点和难点，最后在Xilinx的FPGA VirtexII XC2V3000-4上对AES密码算法进行了实现和验证。本方案采用一种优化的非流水线加密解密数据路径；同时提出了一种新的可配置的动态密钥调度结构，使得该设计支持128、192和256比特的密钥；而且该设计可以配置AES的四种工作模式。实验的结果表明该设计比其它的设计具有更高的性能。     

AES加密算法的原理与设计实现

2001年11月，NIST确定新的加密算法Rijndael为高级加密标准（AES），以取代安全性已经不能满足需要的的原数据加密标准（DES）。AES属于对称分组密码，可用128、192、256位密钥对128位的分组明文明文行加解密。本文在分析其算法结构和性能特点的基础上，作出了具体的设计实现。     

WSNs中基于FPGA的AES-ECC新型加密系统

针对无线传感器网络的特点,提出一种适于FPGA实现的改进的AES-ECC混合加密系统。本方案采用AES模块对数据进行加密,用SHA-1加密算法处理数据得到数据摘要,用ECC加密算法实现对摘要的签名和对AES私钥的加密。各个算法模块采用并行执行的处理方式以提高运算效率。方案优化了AES加密模块的设计,在占用相对较少逻辑资源的同时提高了系统吞吐率,通过优化ECC乘法单元的设计,提高了数字签名生成和认证的速度,完全满足了无线传感器网络对于稳定性、功耗以及处理速度的要求,给数据传输的安全性提供了高强度的保障。     

基于FPGA的高级数据加密AES中的字节替换设计

介绍AES中的字节替换算法原理并阐述基于FPGA的设计和实现。为了提高系统工作速度．在设计中应用了流水线技术。最后利用MAXPLUS—Ⅱ开发工具给出仿真结果，并分析了系统工作速度。     

基于随机加法链的高级加密标准抗侧信道攻击对策

侧信道攻击已经对高级加密标准(AES)的硬件安全造成严重威胁,如何抵御侧信道攻击成为目前亟待解决的问题。字节替换操作作为AES算法中唯一的非线性操作,提高其安全性对整个加密算法有重要意义。该文提出一种基于随机加法链的AES抗侧信道攻击对策,该对策用随机加法链代替之前固定的加法链来实现有限域GF(28)上的乘法求逆操作,在此基础上研究随机加法链对算法安全性和有效性方面的影响。实验表明,所提随机加法链算法比之前固定的加法链算法在抵御侧信道攻击上更加安全、有效。     

柔性结构的AES加密芯片设计

提出了基于有限域运算单元的柔性AES加密系统。通过对不同密钥扩展的算法进行比较分析,利用其基本运算单元相同的特性,采用控制单元实现可支持128位、192位和256位三种密钥长度的柔性结构。采用集成化的可重构柔性AES加密系统,可以降低硬件逻辑资源消耗。使用Verilog HDL硬件语言进行仿真,并在0.35μm工艺下进行逻辑综合。结果表明,时钟频率可达180 MHz,对于128位密钥长度,系统吞吐量可达2.11 Gbps。     

AES-128在光模块中设计与实现

2001年11月26日AES高级加密标准发布,2002年5月26日被确认为有效的标准,目前被公认是最安全的加密算法之一,在各个领域中都得到广泛应用。文章在研究分析AES加密算法原理的基础上,阐述AES-128在光模块上具体应用及实现,并对AES应用前景进行展望。     

基于AES的CAN总线数据硬件加密

阐述了基于高级加密算法AES标准的嵌入式单片机CAN总线数据的加密和解密功能的实现。实验的特点是使用AURIX TC234单片机的硬件安全模块HSM中的AES加密模块对CAN总线数据进行加密,相较于传统的软件加密有着更高的安全性和可靠性。文章还针对CAN总线数据加密的局限和解决方法进行了探讨。     

AES加密算法在远程控制系统中的应用

在远程控制系统中,大量的数据以明文形式传输。为了解决远程控制系统中的数据安全问题,需要对数据进行加密之后再传输。分析了数据加密的方式和加密粒度,选择了高安全性能的AES算法作为加密算法。讨论了AES加密算法的结构和几种变换的过程,并根据实际应用设计了加密/解密模块的软件和硬件实现。采用C++语言实现可传输加密数据的上位机客户端和远程服务器,通过以太网和远程服务器控制单片机,单片机接收指令并通过硬件解密指令执行指令。实验结果表明,此实现方法较好地消除了安全隐患,同时又易于实现,为AES算法在嵌入式中的应用提供参考。     

一种抗注入攻击的高速AES算法设计

为了提高AES抵抗故障注入攻击的能力,各种各样的抵抗措施相继被提出。很多嵌入式系统中,都使用AES来提高系统的安全性。然而,自然和恶意注入故障降低了AES算法的鲁棒性,并且还可能导致私人信息泄漏。对并发的故障检测方案进行了研究,用以实现可靠的AES算法,进而提出了一种基于改进型AES结构的故障检测方案。将轮变换拆分成2部分,并且在这2部分中间加入了流水设计。仿真结果显示,其错误覆盖率达到了98.54%。此外,该方案和前人所提出的方案都在最新款的Xilinx Virtex系列FPGA芯片上得到了实现。对这些方案的硬件开销、频率及吞吐量进行比较,结果显示,该方案要优于前人所提出的方案。     

AES加密算法的一种优化的FPGA实现方法

介绍AES算法的原理并阐述了明文分组和密钥长度都是128 b的情况下基于FPGA的设计和实现。结合算法和FPGA的特点,采用查表法优化处理了字节代换运算、列混合运算和密钥扩展运算。同时,为了提高系统工作速度,在设计中应用了流水线技术,但由于流水线结构不能用于反馈模式,因此,实现时使用的是电码本模式(ECB)的工作方式。利用QuartusⅡ开发工具给出仿真结果,时钟频率达70.34 MHz。最后做了应用分析。     

针对AES第一轮的汉明重代数攻击研究

将差分功耗分析的汉明重量模型与传统的代数攻击相结合,实现了针对128位密钥的AES密码算法第一轮的功耗代数攻击.在攻击实验中,改进了汉明重量函数,并证明了利用此函数能够通过进一步计算的相关系数r明显区分出正确密钥字节与错误密钥字节,在最短时间内获得正确的真实的全部密钥字节,对比其他同类研究更具适用性和高效性.     

基于轮内流水线技术的高性能AES硬件实现设计

为了提升AES的性能,本文采用轮内流水线技术进行AES硬件设计。在对AES轮单元复杂的字节代换/逆字节代换、列变换/逆列变换进行了算法分析的基础上,进行了AES轮单元的轮内7级流水线设计。特别是采用常数矩阵乘积形式和复用列变换进行了逆列变换设计,降低了硬件资源的占用。采用Xilinx ISE10.1工具进行了各个型号FPGA的硬件实现,实验数据表明文中提出的硬件实现方案提升了AES的数据吞吐率与吞吐率/面积比。