一种步进的单元散布拥塞消除算法

提出一种用于布局阶段的拥塞消除算法。首先,筛选出拥塞严重区域的高引脚数标准单元。然后,以步进的方式为这些标准单元设置隔离区域,使其散布,以消除该区域的拥塞。该方法能有效降低设计的短路违例,并减小总线长优化时序。采用提出的算法和SYNOPSYS公司的软件ICC,对一种采用SMIC 65 nm标准单元工艺库的两百万门设计进行优化。与ICC的优化结果相比,采用该算法后,短路违例降低了12%,总线长缩短了7%,总违例时间减少了14%,但运行时间有所增加。     

混合信号设计工具包

Cadence设计系统公司与中芯国际公司合作,开发出一种兼容最新版Cadence Virtuoso定制设计平台的混合信号参考流程与工艺设计工具包（PDK）。该参考流程与PDK目前已经推出,面向使用混合信号芯片进行SMIC 130nm工艺设计的共同客户。这种混合信号参考流程基于SMIC的130nm混合模式、射频PDK与Cadence Virtuoso和可制造性设计技术。     

混合信号参考流程与工艺设计工具包

Cadence设计系统公司与晶圆厂中芯国际公司合作开发一种兼容最新版Cadence Virtuos定制设计平台的混合信号参考流程与工艺设计工具包（PDK）。该参考流程与PDK目前已经推出，面向使用混合信号芯片进行SMIC130nm工艺设计的共同客户。这种混合信号参考流程基于SMIC的130nm混合模式、射频PDK与Cadence Virtuoso和可制造性设计技术。     

无线传感器网络中基于拥塞程度分级的速率调节机制

文中提出一种基于拥塞程度分级的速率调节算法.首先,对缓冲区进行多尺度排队分析,计算出缓冲区的溢出概率.其次,根据溢出概率的值,把节点拥塞程度分成三级.最后,针对每一级拥塞采取相应的速率调节方案来缓解拥塞.实验结果表明,该算法可以有效缓解拥塞,提高无线传感器网络的数据包投递率.     

中芯国际向ASML订购4.5亿欧元光刻设备

中芯国际集成电路制造有限公司SMIC在2014年底前实现28nm批量投产。SMIC在上海与ASML签订了价值4.5亿欧元的光刻设备批量购买协议,以适时提升自己先进工艺代工能力。根据协议,ASML将向SMIC提供为32nm以及更为先进工艺节点而设计的300mm规格Twin Scan NXT系统,晶圆高生产效率、高对准精度、高成像分辨率     

信道公平分配的局部拥塞控制算法

提出基于信道公平分配的局部拥塞控制算法FCA(fair channel allocation),在缓解局部拥塞的同时增强信道分配的公平性。为减少获取邻居节点实时缓存信息的通信开销和提高以单一节点缓存是否溢出为检测模型的准确性,FCA采用以节点实时缓存长度预测为基础的邻居节点缓存总长度和分组平均传输延迟作为检测指标的拥塞检测模型。为避免使用独立拥塞通告消息增加信道负载,FCA采用在ACK控制帧中增加一个节点地址位携带拥塞信息。在去拥塞阶段,FCA采用基于实时缓存长度和队列优先权值的信道分配机制保证公平传输和防止部分节点因缓存增速过快导致溢出分组丢失。实验结果表明,FCA在碰撞次数、分组传递率、吞吐量和公平性等方面相比802.11、CODA和PCCP具有显著优势。     

基于多项式基的Camellia算法S盒硬件优化

该文提出一种基于不可约多项式的Camellia算法S盒的代数表达式,并给出了该表达式8种不同的同构形式。然后,结合Camellia算法S盒的特点,基于理论证明给出一种基于多项式基的S盒优化方案,此方法省去了表达式中的部分线性操作。相对于同一种限定门的方案,在中芯国际(SMIC)130 nm工艺库中,该文方案减少了9.12%的电路面积;在SMIC 65 nm工艺库中,该文方案减少了8.31%的电路面积。最后,根据Camellia算法S盒设计中的计算冗余,给出了2类完全等价的有限域的表述形式,此等价形式将对Camellia算法S盒的优化产生积极影响。     

电力系统无线通信中的低复杂度Rake接收机

针对电力系统中高速无线通信,提出了一种分级式Rake接收机架构,有效节约了硬件资源,避免了布线拥塞。基于该推荐架构,实现了一种8路并行8指Rake接收机。在SMIC.18 CMOS工艺下,该Rake接收机相对于传统方案获得了13.1%芯片面积和37.2%布线网络的节约。     

一种高性能SD/TF卡控制器IP核设计

设计了一种高性能SD/TF卡控制器IP核.该IP核采用AMBA总线作为主控制器的接口,基于SD2.0技术规范.采用Synopsys公司的design compiler工具,基于SMIC0.35微米工艺库,完成了ASIC平台的综合.DC综合结果表明,本文所提出的SD/TF卡控制器可工作在57MHz,面积仅为3.5万门.     

面向亚阈值的脉冲生成电路设计

基于SMIC 130nm工艺,提出了一种新的面向亚阈值的脉冲生成电路.设计中采用三输入与非门作为延时单元,更好地平衡单元的上拉延时和下拉延时,提高了延时路径的稳定性.新结构脉冲生成电路功能不受工艺偏差和温度变化的影响,在0.3V工作电压,不同工艺角以及-40~125℃温度范围内都能生成稳定可靠的脉冲信号.     

A design method for process design kit based on an SMIC 65 nm process

The frame structure of a process design kit(PDK) is described in detail,and a practical design method for PDK is presented.Based on this method,a useful SMIC 65 nm PDK has been successfully designed and realized, which is applicable to native EDA software of Zeni.The design process and difficulties of PDK are introduced by developing and analyzing these parameterized cell(Pcell) devices(MOS,resistor,etc.).A structured design method was proposed to implement Pcell,which makes thousands upon thousands of s...     

一种改进的40 Gb/s以太网循环冗余校验方法及电路设计

针对在40 Gb/s以太网规范中定义的循环冗余校验码(Cyclic Redundancy Code,CRC)计算关键路径过长的问题,提出了一种分块处理的方法来缩短每条关键路径的计算时间,从而满足时序的要求。对电路进行仿真,并使用中芯国际65 nm工艺库进行综合。验证结果表明,提出的分块并行计算方法正确,并且能够提高CRC计算速度,满足时序要求。     

A 10-bit low power SAR A/D converter based on 90 nm CMOS

Traditional and some recently reported low power, high speed and high resolution approaches for SAR A/D converters are discussed. Based on SMIC 65 nm CMOS technology, two typical low power methods reported in previous works are validated by circuit design and simulation. Design challenges and considerations for high speed SAR A/D converters are presented. Moreover, an R-C combination based method is also addressed and a 10-bit SAR A/D converter with this approach is implemented in SMIC 90 nm CMOS process. The DNL and INL are measured to be less than 0.31 LSB and 0.59 LSB respectively. With an input frequency of 420 kHz at 1 MS/s sampling rate, the SFDR and ENOB are measured to be 67.6 dB and 9.46 bits respectively, and the power dissipation is measured to be just 3.17 mW.     

制造工艺低相关的AGC跨阻放大器

文章提出了一种速率为622 Mbit/s的带自动增益控制(AGC)和自动偏移补偿(AOC)的光通信用跨阻集成放大器电路.本设计采用了中芯国际0.25 μm 1P3M的标准互补金属氧化物半导体(CMOS)工艺.HSPICE仿真结果表明,在各种偏差最大的工艺条件下,跨阻放大器初始增益的浮动区间为-10.2%～9.7%,而AGC的初始偏置电压的浮动区间为-0.384%～0.307%.     

利用PCB设计工具进行集成电路版图设计

如果EDA系统配置不全面,如何充分利用现有条件更好更快地完成集成电路的设计工作?本文介绍了我们利用PCB(印刷电路板)设计工具设计集成电路版图的方法,并以一个600门的数字电路为例加以说明。PCB设计与版图设计本是两种类型的工作,但在某些条件下,将它们结合在一起可以充分利用计算机资源高效率地完成设计工作。希望本文在集成电路设计方法及充分利用计算机资源方面起到抛砖引玉的作用。     

基于温度传感器的硬件木马检测方法

针对硬件木马检测的旁路信号分析法中需要黄金模型、受工艺扰动影响大的问题,提出了一种基于温度传感器的硬件木马检测方法。采用抗工艺扰动设计使温度传感器受工艺扰动的影响程度低。将温度传感器植入芯片内部相似结构(存储单元、功能相同的模块等),读取温度传感器的频率信息,通过简单异常值分析法与差值分析法比对相似结构的频率差异,实现了硬件木马的检测。该方法既有效克服了工艺扰动的影响,又不需要黄金模型。温度传感器输出频率在最极端工艺角下的工艺扰动仅为9%。在SMIC 180 nm CMOS工艺下对高级加密标准(AES)电路的木马检测进行了验证,结果验证了该方法的有效性。     

一种低功耗C类LC压控振荡器

采用SMIC 65 nm标准CMOS工艺,设计了一种新型的低功耗电容电感压控振荡器(LC VCO)。采用幅度监测负反馈技术,保证振荡器正常启动并且工作于C类工作状态,最大程度地增加输出摆幅。与常规C类电容电感压控振荡器不同,采用电流复用技术可以在保证性能不变的情况下使VCO的功耗下降50％。后仿真结果表明,在1.2 V电源电压下,该压控振荡器的功耗为1.1 mW,相位噪声为-123 dBc/Hz @1 MHz,FOM为190,振荡频率范围为2.3~2.6 GHz,可调谐范围为12%。     

基于CCopt引擎的SMIC 40nm低功耗工艺Cortex A9的时钟树实现

随着市场智能手机平台和平板电脑对芯片性能和上市时间要求的不断提升,后端工程师面临的设计压力会越来越大。传统的数字实现流程在满足当今SoC设计的功耗、频率与面积要求方面正在达到极限。那如何在很短的时间内迅速实现芯片功耗、频率与面积的提升变的尤为重要。本文基于SMIC 40nm低功耗工艺的ARM Cortex A9物理设计的实际情况,详细阐述了如何使用cadence最新的时钟同步优化技术,又称为CCopt技术来实现统一的时钟树综合和物理优化。根据实现的结果来看,CCopt引擎很好的实现了目标。实现8%的设计频率提升,并实现了时钟树功率与面积降低。Cadence最新的CCopt引擎对实现复杂芯片物理设计、缩短设计周期、提升芯片性能带来了很大的优势。