深亚微米ASIC设计中的时序约束与静态时序分析

在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束,并自始至终使用这些约束条件来驱动电路设计软件的工作.文中介绍了设计中所需考虑的各种时序约束,并以同步数字系列(SDH)传输系统中8路VC12-VC4 E1映射电路设计为例,详细说明了设计中所采用的时序约束,并通过静态时序分析(STA)方法使电路时序收敛得到了很好的验证.     

ASIC设计中的静态时序分析技术

随着工艺线宽的减小,时序问题开始主导集成电路设计。为了解决全芯片的互连延时,需要全芯片分析和优化。PrimeTime 是Synopsys 公司全芯片和门级静态时序分析工具。PrimeTime 用来分析大型同步数字专用集成电路。静态时序分析是一种彻底的分析、调试、验证设计的方法。     

SoC静态时序分析中时序约束策略的研究及实例

文章简要描述了静态时序分析的原理，并在一款音频处理SoC芯片的验证过程中，详细介绍了针对时钟定义、多时钟域、端口信号等关键问题的时序约束策略。实践结果表明，静态时序分析很好地满足了该芯片的验证要求．而且比传统的动态验证效率更高。     

静态时序分析在高速FPGA设计中的应用

介绍了采用STA(静态时序分析)对FPGA(现场可编程门阵列)设计进行时序验证的基本原理,并介绍了几种与STA相关联的时序约束.针对时序不满足的情况,提出了几种常用的促进时序收敛的方法.结合设计实例,阐明了STA在高速、大规模FPGA开发中的应用.实践表明,随着数字设计复杂度的增加,在后端的时序验证环节,与传统的动态门级时序仿真相比,采用STA方法的优势在于可以全面、高效地完成验证任务.     

ASIC设计流程和方法

ASIC的复杂性不断提高,同时工艺在不断地改进,如何在较短的时间内开发一个稳定的可重用的ASIC芯片的设计,并且一次性流片成功,这需要一个成熟的ASIC的设计方法和开发流程.本文结合NCverilog,DesignCompile,Astro等ASIC设计所用到的EDA软件,从工艺独立性、系统的稳定性、复杂性的角度对比各种ASIC的设计方法,介绍了在编码设计、综合设计、静态时序分析和时序仿真等阶段经常忽视的问题以及避免的办法,从而使得整个设计具有可控性.     

静态时序分析及其在IC设计中的应用

讨论了静态时序分析算法及其在IC设计中的应用。首先，文章讨论了静态时序分析中的伪路径问题以及路径敏化算法，分析了影响逻辑门和互连线延时的因素。最后通过一个完整的IC设计流程介绍了静态时序分析的应用。     

ASIC中的异步时序设计

绝大部分ASIC设计工程师在实际工作中都会遇到异步设计的问题。文章针对异步时序产生的问题,介绍了几种同步的策略。特别是结绳法和异步FIFO的异步比较法,都是比较新颖的方法。     

RapidIO交换芯片的静态时序约束设计

静态时序分析是目前通用的芯片时序验证的重要方法,其依赖于时序模型和时序约束。时序约束是检验设计电路时序的准则,好的时序约束可以正确地体现芯片的设计需求。针对RapidIO交换芯片中存在的多时钟域构成、高速通道的高速时钟频率要求,2x/4x绑定模式下多lane时钟同步等的特殊要求,以及较多的跨异步时钟处理存在的问题,文中提出一种多分组的全芯片时序约束,通过设置时钟定义、时钟组定义、端口延迟定义、时序例外和虚假路径等,以及修正和优化必要的setup time/hold time违例,解决RapidIO交换芯片静态时序分析中的时序违例等时序问题,实现时序收敛的目的。实验验证及流片测试结果表明,所有时序路径均满足时序要求,RapidIO芯片的时序约束设计正确、完备。     

ASIC后端设计中的时序偏差以及时钟树综合

同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。     

片上系统芯片设计与静态时序分析

提出了一种考虑了布线延迟的片上系统设计流程,并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计。实例设计表明,该设计方法能使设计者得到更能反映实际版图的延迟值,验证结果更完整、准确,从而大大加快芯片设计的周期。     

深亚微米数字集成电路的自动化设计方法学

介绍了基于标准单元库的数字集成电路设计流程和方法学。数字集成电路设计流程从行为级的HDL描述开始，依次进行系统行为级仿真，行为级综合，RTL仿真，逻辑综合，综合后仿真，自动化布局布线，版图后仿真等步骤。讨论了如何把物理设计环境和逻辑设计环境联系起来，以解决物理设计和逻辑设计相脱节的问题。     

TA-PSV—Timing Analysis for Partially Specified Vectors

We propose a new concept-timing analysis for partially specified vectors (TA-PSV)-that enables the computation of tight timing windows. At one extreme, when the vectors are completely unspecified, TA-PSV reduces to static timing analysis (STA). At the other extreme, when the vectors are completely specified, TA-PSV performs timing simulation (TS). We present a systematic approach to construct a computationally feasible TA-PSV framework using a delay model that captures simultaneous to-controlling switching effects. We also demonstrate how TA-PSV can improve timing validation and also that TA-PSV significantly improves efficiency of timing-oriented test generation by reducing the search space.     

ASIC综合后的静态验证方法的研究

介绍了基于深亚微米CMOS工艺ASIC电路设计流程中的静态验证方法。将这种验证方法与以往的劝态验证方法进行了比较，结果表明，前者比后者更加高效和准确。由此可以说明，静态验证完全可以取代劝态验证，并且静态验证比动态验证更加适合超大规模集成电路的发展趋势。     

专用集成电路设计分析

本文介绍了专用集成电路的设计方法，分别阐述了ASIC设计的分类，ASIC的高层设计语言(VHDL)，数字逻辑系统的仿真，ASIC的设计流程以及ASIC的故障分析与测试。     

基于TQ时序分析器的时序分析和约束

静态时序分析是FPGA系统设计中最常用的分析、调试时序性能的方法和工具,TimeQuest（TQ）时序分析器作为Altera公司的第二代静态时序分析器,得到了业界广泛的应用和关注。本文在解释了何为静态时序分析的基础上,介绍了基于TQ的时序分析和约束。