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基于SMIC的0.25μm工艺设计了一种输出频率范围为0.32~1.6GHz的电荷泵锁相环频率合成器电路.该电路采用了一种快速鉴频鉴相器和含有双交叉耦合结构的环形振荡器,同时根据电荷泵泵电流匹配的原则改进了电荷泵电路.HSIM仿真显示,锁相环频率合成器的锁定时间为1.3μz,功耗为28mW,锁定范围为5~20MHz,最大周对周抖动仅为50ps(0.8GHz). 相似文献
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采用动态鉴频鉴相器、基于常数跨导轨到轨运算放大器的电荷泵、差分型环形压控振荡器,设计了一种低抖动的电荷泵锁相环。基于SMIC 0.18-μm CMOS工艺,利用Cadence软件完成了电路的设计与仿真。结果表明,动态的鉴频鉴相器,有效消除了死区。新型的电荷泵结构,在输出电压为0.5 V~1.5 V时将电流失配减小到了2%以下。压控振荡器在频率为1 MHz时输出的相位噪声为-94.87 dB在1 MHz,调谐范围为0.8 GHz~1.8 GHz。锁相环锁定后输出电压波动为2.45 mV,输出时钟的峰峰值抖动为12.5 ps。 相似文献
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设计了一个5.156 25 GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40 nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66 dBc;亚采样锁相环输出时钟的相位噪声在10 kHz~100 MHz区间内积分,得到均方根抖动为0.26 ps。 相似文献
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提出了一种基于SMIC公司0.18μm工艺、输出频率范围为1 GHz~3 GHz的低抖动电荷泵锁相环频率合成器设计方法.该设计方法采用一种新型自动调节复位脉冲的鉴频鉴相器结构,可以根据压控振荡器反馈频率自动调节不同的脉冲宽度,用以适应不同的输出时钟.仿真结果显示该器件能够有效降低锁相环频率合成器的抖动,其最大峰-峰值抖动为20.337 ps,锁定时间为0.8μs,功耗为19.8 mW. 相似文献
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本文设计了一款用于USB2.0时钟发生作用的低抖动、低功耗电荷泵式锁相环电路。其电路结构包含鉴频/鉴相器、电荷泵、环路滤波器、压控振荡器和分频器。电路设计是基于CSM0.18μmCMOS工艺,经HSPICE仿真表明,锁相环输出480MHz时钟的峰峰值抖动仅为5.01ps,功耗仅为8.3mW。 相似文献
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根据电荷泵锁相环频率合成器的基本原理建立了基于Simulink的仿真模型,并代入了符合环路稳定性要求的参数验证了模型的正确性,为此类频率合成器的电路设计打下良好基础。 相似文献
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传统的PLL(Phase Locked Loop)电路受限于环路参数的选定,其相位噪声与抖动特性已经难以满足大阵列、高精度TDC(Time-to-Digital Converter)的应用需求.本文致力于PLL环路带宽的优化选取,采取TSMC 0.35μm CMOS工艺实现了一款应用于TDC的具有低抖动、低噪声特性的锁相环(Phase Locked Loop,PLL)电路,芯片面积约为0.745mm×0.368mm.实际测试结果表明,在外部信号源输入15.625MHz时钟信号的条件下,PLL输出频率可锁定在250.0007MHz,频率偏差为0.7kHz,输出时钟占空比为51.59%,相位噪声为114.66dBc/Hz@1MHz,均方根抖动为4.3ps,峰峰值抖动为32.2ps.锁相环的相位噪声显著降低,输出时钟的抖动特性明显优化,可满足高精度阵列TDC的应用需要. 相似文献
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介绍了电荷泵鉴相器原理,提出了在电荷泵鉴相器基础上既能加快锁定时间又能在锁定时减小抖动的自适应带宽锁相环。自适应带宽是根据锁相环路的状态自动增大或减小电荷泵电流。根据此思路对传统电荷泵电路稍加改进,并用ADS2006软件进行仿真,结果表明符合预期的效果。 相似文献
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采用间接式频率合成技术,结合锁相环(PLL)以及现场可编程门阵列(FPGA)技术,设计出了一种整数/半整数频率合成器。所设计的电路,通过键盘的输入,液晶实时显示,直观模拟频率合成,达到了预期的效果。跟以前的设计比较,在性能指标、模拟的直观性和可操作性方面有了一定提高,不仅可用于实验演示,还可以作为频率源、频率计使用。 相似文献
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介绍了一种利用AT89S52单片机控制数字锁相环LMX2316的低相位噪声频率合成器,分析了环路的带内相位噪声以及环路的锁定时间与环路带宽的关系,讨论了环路滤波器的设计,最后得到了与分析相符合的结果。 相似文献
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环路滤波器是锁相环中的一个关键模块,对宽带高压VCO进行调谐时,常采用有源滤波器。在论述了电荷泵锁相环基本原理的基础上,对有源环路滤波器的结构以及滤波器对锁相环性能的影响进行了分析,推导出有源环路滤波器参数的设计方法。根据课题设计了三阶有源环路滤波器,用ADS工具对锁相环系统性能进行仿真,仿真结果与理论相吻合。实验结果表明,所设计的滤波器满足了课题的要求,验证了本方法的正确性。 相似文献
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宽带频率捷变锁相环设计 总被引:1,自引:0,他引:1
分析设计了快速跳频锁相环,采用VCO精确电压预置的辅助捕获方法可使PLL跳频时间大大缩短。详细介绍了VCO电压预置方式在电路设计各部分需要考虑的问题,给出了设计的原理样机和测试的结果。设计的锁相环频率切换速度快,在1~1.35 GHz范围内,5 MHz鉴相频率,任意两频点切换时间小于10μs;而且还具有杂散小(低于-70 dBc),相噪低(-95 dBc/Hz/10 kHz),体积小(80 mm×75 mm×22 mm),易于实现等优点。 相似文献
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Rami Ahola Jyrki Vikla Saska Lindfors Jarkko Routama Kari Halonen 《Analog Integrated Circuits and Signal Processing》1999,18(1):43-54
This paper discusses the implementation of the building blocks for a 2 GHz phase-locked loop frequency synthesizer in a standard 0.5 m BiCMOS process. These blocks include a low-power optimized dual modulus prescaler which is able to operate with input frequencies up to 2.7 GHz, a phase detector with extremely constant gain throughout the input phase difference range, a chargepump with a rail-to-rail output, and an on-chip voltage-controlled oscillator. 相似文献