MC12022分频器的原理及应用

分频器是电子设备和电子系统中常用的一种部件,目前有许多TTL、ECL、CMOS等集成电路分频器可供不同要求的使用者选择。MC12022是MOTORO-LA公司生产的双模前置分频器,具有较高的分频比和较宽的工作频带,输入信号最高频率可达卫l.1GHz。 1.MC12022的原理 MC12022是一种用于PLL中的MECL双模前置分频器,有MC12022A/B两种型号,其分频比为64/65     

一种改进的小数分频器设计方法

本文在分析整数和半整数分频以及双模前置小数分频原理的基础上,提出了一种改进的双模前置小数分频算法,并对改进算法的性能进行了分析。分析表明,采用改进算法进行任意小数分频器设计,可以在一个计数循环内达到相位平均偏差等于0,其相位抖动均方差也要远小于双模前置小数分频器,值得在实际应用中加以推广。     

锁相频率合成器在多信道无绳电话中的应用

本文介绍了多信道无绳电话系统中的锁相频率合成器的硬、软件设计与实现，并介绍了集成锁相频率合成器ＭＣ１４５１５６和高速双模前置分频器ＭＣ１２０１７。     

MB1504集成锁相频率合成器

介绍一种片内带有520MHz高速双模前置分频器的集成销相频率合成器芯片MB1504系列的应用方法和构成频率合成器电路的设计原理.     

高速CMOS可编程分频器的研究与设计

本文通过对CMOS可编程分频器原理的分析与研究,提出了一种新的可实现任意分频的可编程分频器结构,这种结构大大提高了可编程分频器的输入带宽,同时功耗不大,抗干扰能力强,可适用于锁相环、频率综合器的设计中.该设计在宏力CMOS 0.18um工艺下通过仿真和验证,输入频率可以达到3.3G Hz.     

多信道无绳电话中的锁相频率合成器

本文介绍了多信道无绳电话系统中的锁相频率合成器的硬、软件设计与实现,并介绍了集成锁相频率合成器MC145156和高速双模置分频器MC12017,还给出了锁相频率合成器的主要参数的测试方法。     

锁相环频率合成器中分频器设计

从工程的角度出发,设计两个应用于锁相环频率合成器的可编程分频器电路,一个采用脉冲吞除技术的可编程分频器,另一个是具有新颖结构,能实现1:1占空比的奇数分频器.同时,详细研究了分频器设计中的关键问题.最后,采用1st Silicon 0.25um的CMOS混合信号工艺对分频器电路进行了仿真,仿真结果表明分频器设计的正确性.     

组合式频率合成技术在短波电台中的应用研究

介绍了采用单片机控制DDS+PLL组合式频率合成器的方法,结合实际项目给出了采用双模分频器MB1505和直接频率合成器AD9835寄存器参数的算法,以及如何利用单片机对频率进行微调和线性校准,并对设计的频率合成器进行了测试实验。     

应用于倍频电路的吞脉冲分频器设计

分析了应用于倍频电路的吞脉冲分频器的工作原理,建立了基于Simulink和FPGA的分频器模型.实验结果表明,该分频器可以实现双模分频功能,并能大幅度降低数字电路的功耗,为开发实用倍频电路提供了可行途径.     

2．4GHz低相位噪声CMOS负阻LC压控振荡器设计

为了有效降低工作于射频段的全集成CMOS负阻LC压控振荡器的相位噪声．介绍了利用电阻电容滤波技术对振荡器相位噪声的优化,并采用Chartered 0．35μm CMOS标准工艺设计了一款全集成CMOS负阻LC压控振荡器,其中心频率为2.4GHz,频率调谐范围达到300MHz,在3．3V电压下工作时,静态电流为12mA,在偏离中心频率600kHz处,仿真得到的相位噪声为-121dBc／Hz。该设计有效地验证了电阻电容滤波技术对相位噪声的优化效果,并为全集成低相位噪声CMOS负阻LC压控振荡器的设计提供了一种参考电路。     

新型大动态范围CMOS 图像传感器双采样像素阵列设计

提出了一种新型双采样结构大动态范围CMOS图像传感器的像素阵列结构。该结构在传统的光电二极管型三管有源像素的基础上，加入了第二列信号处理电路，两列信号处理电路分别处理两次采样。双采样像素结构大幅提高了图像传感器动态范围，同时第二列信号处理电路又保证了高速度。     

A 5 GHz LC-VCO frequency synthesizer for unlicensed band of WiMAX

This paper presents a low power and low phase noise CMOS integer-N frequency synthesizer based on the charge-pump Phase Locked Loop (PLL) topology. The frequency synthesizer can be used for IEEE 802.16 unlicensed band of WiMAX (World Interoperability for Microwave Access). The operation frequency of the proposed design is ranged from 5.13 to 5.22 GHz. The proposed Voltage-Controlled Oscillator (VCO) achieves low power consumption and low phase noise. The high speed divider is implemented by an optimal extended true single phase clock (E-TSPC) prescaler. It can achieve higher operating frequency and lower power consumption. A new frequency divider is also proposed to eliminate the hardware overhead of the S counter in the conventional programmable divider. The proposed frequency synthesizer consists of a phase-frequency detector (PFD), a charge pump, a low-pass loop filter, a VCO, and a frequency divider. The simulated phase noise of the proposed VCO is −121.6 dBc/Hz at 1 MHz offset from the carrier frequency. The proposed frequency synthesizer consumes 13.1 mW. The chip with an area of 1.048 × 1.076 mm² is fabricated in a TSMC 0.18 μm CMOS 1P6M technology process.     

用于无线卫星通信网络系统的抑噪分频频率综合器设计

为改善传统综合器在噪声影响下分频效果差的问题,设计了用于无线卫星通信网络系统的抑噪分频频率综合器。根据抑噪分频频率综合器总体架构,设计压控振荡器,并选用MAOC-114850芯片作为压控振荡器核心芯片,依据LC压控振荡器原理电路,将压控可变电抗元件插入输入频率原件中,控制输入控制电压和振动频率,通过改变电容器的充电速率,使产生的电流源在电压控制之内。选用MB506 直插/DIP8 超高频预分频器芯片作为预分频器的核心芯片,经过多次4分频操作定制数字电路。根据环路滤波器的片上集成设计要求,采用三阶无源环路滤波器,改善电阻与电容间的相位裕度,抑噪制声。增加控制模块,限定压控振荡器的最小振荡频率范围,根据晶振参考频率确定跳频间隔,并将结果保存到分频频率综合器中,由此完成抑噪分频频率综合器设计。实验结果表明,该综合器最高分频效率可达到98%,为无线卫星通信网络系统稳定运行提供保障     

UHF RFID标签芯片整流电路设计

整流电路的设计是无源射频识别(RFID)标签关键技术之一.首先讨论了超高频无源电子标签整流电路的基本工作原理,然后分析了整流电路的等效电路模型.基于TSMC 0.18μm CMOS混合信号工艺设计了一种具有双输出的整流电路,并通过MPW项目流片验证.测试结果表明,该电路具有低输入电压,高整流效率的特点.     

Wide‐locking range LC‐tank divide‐by‐4 injection‐locked frequency divider using transformer feedback

A wide locking range, injection locked frequency divider (ILFD) circuit topology is explored. The modulus‐four ILFD utilizes a cross‐coupled voltage‐controlled oscillator in conjunction with transformer feedback, parallel‐tuned resonator, and two‐segment, series mixers at the injection point. The transformer feedback and two‐segment mixing circuit topology achieves a locking range of 2.7 GHz (14.1 to 16.8 GHz) at an injection point bias of 0.9 Vdc and 0 dBm injection power. Spectral measurements at the ILFD output demonstrate proper phase‐lock operation and expected phase noise reduction using a high quality signal source at the ILFD input. The ILFD is implemented in the TSMC 0.18 μm 1P6M CMOS process, utilizes a die area of 0.839 × 0.566 mm² and consumes 16.56 mW. © 2015 Wiley Periodicals, Inc. Int J RF and Microwave CAE 25:557–562, 2015.     

一种面向光收发器的ps级光脉冲产生器

由于高速光开关在光互连通信中越来越广泛的应用,光开关的开关速度直接影响了整个光链路的传输速率,因此对驱动光开关产生长周期窄脉冲光信号的驱动电路的性能及集成度有了更高要求。基于光电集成工艺和高速光脉冲队列技术的发展,提出了一种应用于光SerDes收发器的集成ps级窄脉冲光信号产生器。该产生器为CMOS电路产生脉宽精确可调的长周期窄脉冲,在SMIC 0.13μm CMOS工艺下可获得窄至25ps的脉冲输出,其电源电压范围宽达1.4V~2.5V,时钟频率也可由数kHz到4GHz,同时可移植到不同的CMOS工艺平台。     

Using building blocks to design analog neuro-fuzzy controllers

We present a parallel architecture for fuzzy controllers and a methodology for their realization as analog CMOS chips for low- and medium-precision applications. These chips can be made to learn through the adaptation of electrically controllable parameters guided by a dedicated hardware-compatible learning algorithm. Our designs emphasize simplicity at the circuit level-a prerequisite for increasing processor complexity and operation speed. Examples include a three-input, four-rule controller chip in 1.5-μm CMOS, single-poly, double-metal technology     

备有可编程预定标器的单片机实时时钟／计数器

本文介绍了一种用于单片机的实时时钟／计数器，通过对单片机内备有的ＯＰＴＩＯＮ寄存器和预定标器编程，可以灵活方便地设置其分频率，文章详细讨论了ＲＴＣＣ、ＯＰＴＩＯＮ寄存器、预定标器及同步延时单元的电路结构、工作原理及设计特点。     

带CDS的CMOS APS图像传感器的研究

为了减小CMOS图像传感器的低频噪声(如KTC噪声和1/f噪声)和固定图形噪声,采用了相关双采样技术.用标准的1.5 μm P阱双层多晶硅双层金属的CMOS数字电路工艺,研制出512像素带相关双采样的CMOS有源像素图像传感器线阵.实验结果为灵敏度11 V/Lx.s均方根噪声为0.2 mV;动态范围为80 dB,直流功耗为10 mW.