UHF RFID无线通信编码模块的设计与实现

射频识别(RFID)技术是一门新兴的自动识别技术,其主要核心部件是读写器和电子标签[1].RFID通信的实现主要是依靠读写器中的无线收发模块来完成,所以读写器中无线收发模块的基带数据的接收和发送是当前研究UHF频段RFID系统的热点之一,这又涉及到了基带数据的编码解码的实现.本文根据IS018000-6C[2]提出的新的RFID空中接口通信的协议标准,提出了一种通用基带数据编码方法,并实现了UHF频段RFID系统通信时基带数据的编码方式,然后通过FPGA进行仿真验证.     

基于R2000的UHF RFID读写器部分电路设计

基于Impinj Indy R2000芯片设计了一款新型超高频射频识别(UHF RFID)读写器,并采用AT91SAM7S256微控制器芯片为数字处理模块,系统工作频率为860~960 MHz,扩展的外部功率放大模块使射频输出功率达30dBm。提出了一种功分隔离电路,其结构简单,所用元器件少,集成方便,实现收发信号的隔离,达到了较高的隔离度。说明了读写器主要硬件模块设计,给出了主要性能指标测试,最后验证了系统设计的可行性。     

基于R2000的UHF RFID读写器部分电路设计

基于Impinj Indy R2000芯片设计了一款新型超高频射频识别(UHF RFID)读写器,并采用AT91SAM7S256微控制器芯片为数字处理模块,系统工作频率为860～960 MHz,扩展的外部功率放大模块使射频输出功率达30 dBm。提出了一种功分隔离电路,其结构简单,所用元器件少,集成方便,实现收发信号的隔离,达到了较高的隔离度。说明了读写器主要硬件模块设计,给出了主要性能指标测试,最后验证了系统设计的可行性。     

高频RFID读写器射频模拟前端的实现

射频识别(RFID)系统主要由RFID读写器和RFID电子标签两部分组成.给出了高频(13.56MHz)RFID系统中读写器射频模拟前端的电路设计,符合ISO/IEC14443 type A/type B,ISO/IEC15693和ISO/IEC18000-3中任一个标准的读写器芯片设计均可采用,设计工艺采用了中芯国际0.35μm 2P3M混合CMOS技术,并给出了Cadence环境下的仿真结果.     

无线电电子学的应用

’1’凶99 2003051679射频订拐U卡读写橄块的设计/严光文.张其善(北京航空航天大学)护北京航空航天大学学报.一2003,29(2)一178一180射频识别卡读写模块是射频卡读写器的核心.根据15014443协议,运用现代通信与信号与信号处理的方法,采用最新的RlsC指令单片机,设计了射频识别卡的读写模块.该模块没有使用专用的硬件ASIC和功率放大管,纯梓采用软件实现了硬件AsIC的功能.同时它性能稳定、价格低廉,对卡的读写距离在0~10cm.图4表2参5(木)TNgg 2003051682使携式铁路信号徽机监侧仪的研制/宋钢(北方交通大学)11北方交通大学学报一2003,27(2)…     

基于FPGA的RFID读写器设计

设计并提出一种高频射频识别系统读写器设计的新方案。读写器采用MFRC500射频读写芯片,以FPGA作为处理器,符合ISO/IEC14443标准,工作频率为13.56MHz,读写距离为10cm左右。给出了读写器硬件系统的组成和软件工作流程,对同时读取多张卡的情况进行了分析,实现了防冲突算法。     

用于UHF频段的RFID波束扫描阵列天线设计

为了扩大射频识别系统阅读范围和提高识别效率,设计了一款应用于多标签高效读取的射频识别( RFID)波束扫描阵列天线。采用空气层结构设计出增益值为6 dBi的圆极化天线阵元并组成2×2平面天线阵,使用开关线型移相器与威尔金森(Wilkinson)功分器设计出天线馈电网络,并使用现场可编程门阵列(FPGA)模块控制阵元间相位变化,实现波束30°偏转。整体模型尺寸为350.0 mm×350.0 mm×5.7 mm,分别使用微波暗室、射频网络分析仪以及连接RFID阅读器测试,表明天线实现了4个方向波束偏转以及识别多个标签。     

UHF RFID读写器射频前端电路设计

RFID近年来发展迅速,广泛应用在物流、交通、军事等领域.在研究RFID读写器设计的基础上,提出了符合EPC Class-1,Generation-2标准的UHF RFID读写器射频前端的电路设计方案,着重设计了射频前端中频滤波模块和低噪声放大模块的电路.电路设计基于0.18 μmCMOS工艺标准的单元库,采用EDA工具对电路进行了性能分析.仿真结果表明中频滤波模块和低噪声放大模块性能良好,符合EPC Class-1,Generation-2标准.     

基于NiosⅡ的UHF RFID读写器设计与实现

基于FPGA的数字基带系统是超高频频段射频识别读写器中的关键部分。根据EPCglobal Class 1 Gen2标准,用Verilog语言编写了脉冲间隔编码模块和双相空号解码模块,并用C语言编写了其驱动程序,生成组件模块。组件作为NiosⅡ嵌入系统的模块,可以重复使用。对于应用程序开发者,不用了解硬件结构就可以使用标准C函数操作组件,使得开发简便快捷,节省了时间和成本。     

一种小型化多协议超高频RFID读写器模块

设计了一种兼容国际标准ISO/IEC 18000-6C 和中国标准GB/T 29768-2013 的超高频射频识别读写器模块。基于定向耦合器的双调谐射频收发电路以紧凑的结构实现了较高的隔离度,降低了对接收前端电路的线性度要求。利用定向耦合器的耦合信号作为解调本振,以提高其与射频自干扰的相关性,降低下变频后的基带残留相位噪声。设计的读写器模块工作在920~925 MHz 频段,饱和输出功率为29.6 dBm,对6C和国标标签的盘存距离均超过15 m。读写器模块的小型化通过采用小尺寸的收发隔离电路和电路板的三维堆叠封装得以实现,其体积仅为70 mm*60 mm*15 mm。     

基于TMS320DM6437的McBSP与EDMA实现串口通信

针对DSPTMS320DM6437,为了实现FPGA和DSP间的串口通信,采用了其同步多通道缓冲串行口（McBSP）和增强型直接存储器存取（EDMA）。软件程序设计未使用传统的芯片支持库,而是采用McBSPDriver和EDMALLD,实现了FPGA和DSP数据的连续双向传输,并且DSP作为接收方时采用乒乓缓存,防止数据丢失,同时利用DSP／BIOS实现了EDMA中断,可对收到的数据进行处理,保证了实时性和数据传输效率。     

基于PowerPC的控制器研究与设计

利用嵌入在Xilinx FPGA中的PowerPC技术,采用嵌入式可编程片上系统的设计思想,设计了基于现场可编程门阵列（FPGA）的控制器,实现在FPGA中定制完整的实时信号处理设备,方便了信号处理的设计。文中设计的控制器完成对快速傅里叶变换（FFT）、先进先出（FIFO）等模块的各控制信号的控制及对数据收发的控制。通过在总线上挂接自定义IP,增强了片上微机功能,使得设计更具灵活性。通过编制特定的软件代码,利用PowerPC的架构可以方便地控制FFT模块的处理点数。最后对该控制器进行了仿真,并在XUP VirtexⅡ pro实验板上对其功能进行了具体的实现。     

基于软件无线电的罗盘激励器系统设计

为了对某型无线电罗盘系统的性能进行调试与维护,提出了一种基于软件无线电思想的罗盘激励器的设计方案。对罗盘信号的结构和特点进行了分析,并重点对罗盘激励器的硬件和软件设计进行了介绍。系统硬件采用FPGA+DSP的方案,能够实现高速的运算和处理。软件部分则以DDS技术为核心,并通过调用FPGA的各种IP Core实现对罗盘信号的模拟输出。经过测试,采用该方案的罗盘激励器系统工作稳定,输出精度高,达到了各项指标的要求。     

基于FPGA的大动态范围数字AGC的实现

数字中频接收机中,采用可变增益放大器AD603、数字可控增益放大器AD8320和FPGA实现大动态范围的教字自动增益控制(AGC).该设计充分利用AD9220的两个指示输入信号范围的输出端口和FPGA编程同时控制可变增益放大器和数字可控增益放大器,即使用同一控制字同时控制两个增益,从而实现增大AGC动态范围,简化电子设备调试,提高接收机工作性能的目的.     

基于FPGA的大动态范围数字AGC的实现

数字中频接收机中,采用可变增益放大器AD603、数字可控增益放大器AD8320和FPGA实现大动态范围的数字自动增益控制（AGC）。该设计充分利用AD9220的两个指示输入信号范围的输出端口和FPGA编程同时控制可变增益放大器和数字可控增益放大器,即使用同一控制字同时控制两个增益,从而实现增大AGC动态范围,简化电子设备调试,提高接收机工作性能的目的。     

基于FPGA的以太网MAC控制器的设计与实现

介绍了基于FPGA的以太网MAC控制器的设计,主要实现了半双工模式下CSMA/CD协议、全双工模式下Pause帧的收发,以及对物理层芯片中寄存器的读写访问。设计采用Verilog硬件描述语,按照自顶向下的设计流程描述了以太网的主要功能模块,该控制器通过Modelsim进行了仿真并进行了FPGA板级验证,验证其能够满足8...     

基于FPGA实现千兆以太网业务在SDH上的传输

为了实现千兆以太网业务在SDH网络上的传输（EOS）,可以利用FPGA将以太网MAC数据帧在SDH数据帧中进行封装和映射处理。介绍了GFP封装协议以及虚级联技术,给出了FPGA内部的模块化设计方法。利用FPGA的强大功能和内部的丰富资源,简化了电路设计的复杂性。千兆以太网在SDH中的传输增强了SDH设备的业务传输能力。     

一种新型的单相数字锁相环

本文提出了一种新型的高精度数字锁相环（DPLL）技术,以一个改进的鉴相器（PD）环节代替常用的二阶通用积分器构成的PD环节,为了抑制该方法在同步信号频率上引入的二次谐波干扰,本文分析了引入谐波的原因,提出针对同步信号频率二次谐波的带阻滤波器,并研究了基于FPGA的数字锁相环实现方法。该方法锁相精度高,速度快,结构简单,计算量较小。仿真和实验结果表明该方法是有效可行的。     

CORDIC算法的FPGA与DSP实现的优劣分析

介绍了坐标旋转数字计算机（CORDIC）的算法原理,分析了算法中旋转迭代次数、操作数位宽与精度的关系,在现场可编程门阵列（FPGA）芯片和数字信号处理器（DSP）芯片上用全流水、高并行结构分别实现了旋转模式下的CORDIC算法,并将两者的精度、时间效率、空间效率的优劣进行比较。结果表明,DSP数值精度比FPGA高且设计更灵活,可移植性更强;而FPGA速度远远快于DSP,消耗硬件资源更少。     

GPS L2频率P(Y)码跟踪及FPGA实现

P(Y)码的稳定跟踪是GPS双频高精度接收机中必不可少的一项功能,也是接收机中的主要关键技术。由于P(Y)码含有未知的加密码且L2 P(Y)载噪比较低,实现L2 P(Y)码的载波跟踪有多种困难。为了实现高精度接收机的P(Y)码跟踪,采用了半无码跟踪(Z跟踪)技术,根据交叉相乘的原理,利用L1支路的短积分值获得的W码符号位,交叉相乘L2支路的短积分相关值,消除加密码W码的影响并采用长相干积分的方式,实现了L2 P(Y)的稳定跟踪。在硬件平台上实现了无周期P码的生成,交叉相关算法的实现,长相干积分以及P(Y)码捕获和跟踪等关键技术,并最终实现了在FPGA硬件平台上的稳定跟踪。