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本文介绍了采用当前ASIC设计领域内流行的后端布局布线工具-Astro,进行MIC总线控制器远程模块专用集成电路的设计过程。 相似文献
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介绍利用synopsys公司建库工具Milkyway,制作IP模块Milkyway库的方法和流程,以及采用ASIC设计领域流行的后端布局布线工具Astro,进行带有自制IP模块的版图自动布局布线的方法扣流程,并给出了设计实例。 相似文献
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讨论基于蓝牙基带芯片ASIC设计的后端布局技术和布局参数的设置及其所带来的结果。通过讨论几种布局中遇到的情况,来比较哪种布局后所产生的效果较好,进而说明如何在ASIC后端设计中选择合适的布局策略。 相似文献
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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使芯片版图设计师需深入介入物理设计,选用有效的EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Cadence公司Soc Encounter后端工具对基于0.18μm工艺的ASIC芯片后端设计过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题,以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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本文结合RISC—CPU实例,采用华虹NEC提供的0.35μm 3.3v的工艺库,介绍了利用多种EDA工具进行设计ASIC的实现原理及方法,其中包括设计输入、功能仿真、逻辑综合、时序仿真、布局布线、版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。 相似文献
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本文结合 RISC-CPU实例,采用华虹NEC提供的0.35μm3.3v的工艺库,介绍了利用多种EDA工具进行设计ASIC的实现原理及方法,其中包括设计输入、功能仿真.逻辑综合、时序仿真.布局布线.版图验证等具体内容。并以实际操作介绍了整个ASIC设计流程。 相似文献
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采用0.18μm及以下工艺设计高性能的VLSI芯片面临着诸多挑战,如特征尺寸缩小带来的互联线效应、信号完整性对芯片时序带来的影响、时序收敛因为多个设计变量的相互信赖而变得相当复杂,使百万门级芯片版图设计师需深入物理设计,选用有效EDA工具,结合电路特点开发有针对性的后端设计流程。文章介绍了采用Synopsys公司Astro后端工具对一款百万门级、基于0.18μm工艺SoC芯片后端设计的过程,分为后端设计前的数据准备、布局规划、电源设计、单元放置及优化、时钟树综合、布线等几个阶段进行了重点介绍。同时考虑到深亚微米工艺下的互联线效应,介绍了如何预防串扰问题以及在整个布局布线过程中如何保证芯片的时序能够满足设计要求。 相似文献
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ASIC设计方法可分为全定制和半定制两种。其中,半定制是一种约束性设计方式。目前广泛采用的半定制设计方法包括门阵列ASIC、标准单元ASIC和可编程逻辑芯片设计。文章主要针对后端工作,通过一个控制芯片的设计实例,介绍标准单元法的设计过程及重点步骤,并简单介绍了标准单元库的建立。 相似文献
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90/65nm下后端设计中由于多模式一角落,以及布局布线工具和签收工具之间的误差性,布线后修复各种时序违规如渡越时间、负载、建立时间、保持时间、串扰等将是一项十分耗时的工作。如何快速修复各种违规,取得设计收敛是后端设计者所关注的。本文分析了各种情况,提供了一些解决方案。 相似文献