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在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模 乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/ CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。 相似文献
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在余数系统的设计中,模加法器和模乘法器的设计处于核心地位,尤其是模乘法器的性能,是衡量余数系统系能的主要标志之一。文中先推导出Booth编码下的模2n+1乘法器设计的算法,然后针对Booth编码模乘法器设计中译码电路复杂的问题,提出了一种基于Booth/CSD混合编码的模乘法器设计方法,基于Booth/CSD编码的模乘法器部分积的位宽相对传统的Booth编码乘法器而言,减少了50%;经试验证明,与传统的基-Booth编码的模乘法器相比这种混合编码的模乘法器的速度提高了5%,面积减少24.7%。 相似文献
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采用Booth算法的16×16并行乘法器设计 总被引:4,自引:0,他引:4
介绍了一种可以完成 16位有符号 /无符号二进制数乘法的乘法器。该乘法器采用了改进的 Booth算法 ,简化了部分积的符号扩展 ,采用 Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元 ,整个设计用 VHDL 语言实现。 相似文献
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随着大数据、云计算、物联网等技术的兴起,终端设备在硬件开销和供电方面面临巨大挑战,对于新型高效低功耗运算单元的需求日益迫切。针对运算单元功耗高的问题,提出了一种新型高效低功耗的近似Booth乘法器,可应用于图像处理、多媒体处理、模式识别等可容错应用领域。实验结果表明,与已有乘法器相比,所提出的近似Booth乘法器在功耗和延时方面分别降低了19.3%和28.6%,在面积方面节省了29.0%。同时,所提出的近似Booth乘法器的运算精度也具备一定的优势。最后,在高斯滤波的应用中验证了所提出的近似Booth乘法器的实用性。 相似文献
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高速可重组16×16乘法器的设计 总被引:1,自引:0,他引:1
介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用WallaceTree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。 相似文献
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在Booth算法的基础上,提出了一个适用于多媒体加速单元(Multirnedia Accelerator)的乘法器IP核设计。通过增加一位符号位,本设计支持32X32无符号和有符号乘法。通过一个32X9结合2-bit Booth算法阵列乘法器循环四次加法.完成32bit乘法。前四个时钟周期,每次处理一个9bit乘法,后两个周期分别处理低32bit和高32bit加法。我们采用2.5v,0.25μm SMIC CMOS工艺,实现乘法器的设计,其中部分积求和部分和ALU单元.Hspice仿真的最大延迟分别为0.64ns,1.51ns。 相似文献
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介绍了一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分乘积的符号扩展,采用Wallace Tree最优化的演算法、流水操作和超前进位加法器来进一步提高电路的运算速度。该乘法器可以作为嵌入式CPU内核和DSP内核的乘法单元,整个设计用VHDL语言实现。 相似文献
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在对传统Booth乘法器研究的基础上,介绍了一种结构新颖的流水线型布什(Booth)乘法器。使用基-4 Booth编码、华莱士树(Wallace Tree)压缩结构、64位Kogge-Stone前缀加法器实现,并在分段实现的64位Kogge-Stone前缀加法器中插入4级流水线寄存器,实现32 t×32 bit无符号和有符号数快速乘法。用硬件描述语言设计该乘法器,使用现场可编程门阵列(Field Programmable Gate Array,FPGA)进行验证,并采用SMIC 0.18 μm CMOS标准单元工艺对该乘法器进行综合。综合结果表明,电路的关键路径延时为3.6 ns,芯片面积<0.134 mm,功耗<32.69 mW。 相似文献
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介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效. 相似文献
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Cache作为处理器和系统总线之间的桥梁,是芯片功耗的主要来源,低功耗Cache设计在嵌入式芯片设计中具有重要意义.传统Cache设计一般依赖于特定体系结构,难以在不同的系统中进行集成,通用性差.本文提出了一种低功耗高效率的AHB-AXI双总线结构联合Cache的IP设计.实验结果显示,本设计可以显著降低Cache功耗和提高系统性能. 相似文献
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Myungmoon Lee Jintae Yu Yongbum Kim Chul-Hee Kang Jinwoo Park 《Selected Areas in Communications, IEEE Journal on》2002,20(1):166-171
The authors propose a design method for hierarchical crossconnect wavelength-division-multiplexed networks employing a two-stage multiplexing scheme of waveband and wavelength, in order to reduce the complexity and size of optical crossconnect at the nodes. The waveband is formed by grouping lightpaths with the same destination in a network. The authors present an integer linear programming formulation for the routing and grouping of lightpaths, and a heuristic design method is also proposed as a practical method to find a design solution for general large-scale networks. It is found that the proposed design method can largely reduce crossconnect requirements, although it slightly increases the wavelength requirements 相似文献
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B/S模式是在C/S模式的基础上进一步扩展得以形成,为了减轻客户端的运行负荷,降低开发成本,设计出基于B/S结构的税务管理系统。在该系统的设计过程中,采用结构化、原型法等系统设计方法,对B/S模式下的电子税务管理系统的功能设计、数据库设计等进行了实验,有效地实现了电子税务的信息化管理,进一步提高了税务管理质量。 相似文献
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A unified method is presented for layout and package design implemented within a commercial design environment that will reduce design time and enable chip-package coverification 相似文献
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Low-Power Clock Branch Sharing Double-Edge Triggered Flip-Flop 总被引:1,自引:0,他引:1
Zhao P. McNeely J. Golconda P. Bayoumi M. A. Barcenas R. A. Kuang W. 《Very Large Scale Integration (VLSI) Systems, IEEE Transactions on》2007,15(3):338-345
In this paper, a new technique for implementing low-energy double-edge triggered flip-flops is introduced. The new technique employs a clock branch-sharing scheme to reduce the number of clocked transistors in the design. The newly proposed design also employs conditional discharge and split-path techniques to further reduce switching activity and short-circuit currents, respectively. As compared to the other state of the art double-edge triggered flip-flop designs, the newly proposed CBS_ip design has an improvement of up to 20% and 12.4% in view of power consumption and PDP, respectively 相似文献
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为降低设计成本,缩短设计周期,提出一种基于VHDL的洗衣机控制器的设计方案.该方案采用模块化的设计思想,并使用状态机完成控制模块的设计.整个系统在QuartusⅡ开发平台上完成设计、编译和仿真,并在FPGA硬件实验箱上进行测试.仿真波形和测试结果均表明该设计方案切实可行. 相似文献