多元LDPC码串行译码算法在光纤通信中的应用

将串行BP译码算法用在多元LDPC码中,降低了在光纤传输系统中的译码延时.详细介绍了在多元LDPC码中的串行BP译码算法和光纤通信系统的仿真模型.给出了在采用串行BP算法的LDPC译码器中,译码最大迭代数量对译码性能的影响,比较了采用传统的BP算法扣串行BP算法时LDPC译码器的性能.结果表明,采用串行BP算法确实能够提升LDPC译码器的收敛速度.     

一种QC_LDPC码译码器的设计

根据BP译码算法,设计了一种高速部分并行QC_LDPC码译码器结构,该结构适用于所有其校验矩阵具有准循环特性的LDPC码.针对传统BP译码器的结构复杂度高,系统运行频率低和吞吐率小等特点,本设计将BP译码算法中大量的复杂函数运算通过查找表的方法来实现;校验节点和变量节点的处理均采用5级流水线的方式;采用提前终止迭代译码策略.本设计能有效地减少译码器硬件实现复杂度,同时提高系统运行地频率和数据吞吐率.     

Turbo码高速译码器设计

Turbo码具有优良的纠错性能,被认为是最接近香农限的纠错码之一,并被多个通信行业标准所采用。Turbo码译码算法相比于编码算法要复杂得多,同时其采用迭代译码方式,以上2个原因使得Turbo码译码器硬件实现复杂,而且译码速度非常有限。从Turbo码高速译码器硬件实现出发,介绍Turbo码迭代译码的硬件快速实现算法以及流水线译码方式,并介绍利用Altera的Flex10k10E芯片实现该高速译码器硬件架构。测试和仿真结果表明,该高速译码器具有较高的译码速度和良好的译码性能。     

一种估测LDPC码最小距离的方法

由于LDPC码具有译码复杂度低,纠错性能好等众多优点,WiMAX 802.16e标准已将 LDPC 码作为OFDMA物理层的一种信道编码方案.本文采用从最小距离和码重分布的角度来研究LDPC码的纠错性能,深入研究了估计LDPC码距离特性的ANC算法,并利用此算法估测出几组LDPC码的最小距离.结果验证了ANC算法的正确...     

基于WiMax的LDPC码性能研究

WiMax（全球微波互联接入）是一种基于IEEE 802.16标准的无线宽带接入城域网技术,它能提供面向互联网的高速连接,数据传输距离达50 km,具有QoS保障、传输速率高、业务丰富多样等优点。WiMax在信道编码方式中增加了LDPC（低密度奇偶校验）码。文中对WiMax中LDPC编码算法和译码算法进行了深入研究,用C语言实现了多种码长和码率的LDPC编译码仿真,其中编码采用IEEE 802.16e-2005提供的方法,译码采用BP（置信传播）译码算法。仿真结果显示WiMax的LDPC码具有优异的编译码性能。     

CCSDS标准LDPC部分并行译码器实现

针对CCSDS标准中近地通信的LDPC码,为了提高准循环低密度奇偶校验（QC-LDPC）译码器的吞吐率和资源利用率,设计实现了一种低复杂度高速并行译码器。译码器整体采用流水线结构,通过改进校验节点与变量节点的更新方式,在不增加运算复杂度的情况下使信息处理所消耗的时间更短,压缩单次迭代所需时间,提高了译码器的吞吐量。以现场可编程门阵列（FPGA）作为实现平台,仿真并实现了基于归一化最小和算法的（8176,7154） LDPC译码器。结果表明,当译码器工作频率为200 MHz、迭代次数为10次的情况下,译码吞吐量可达到160 Mbit/s,满足大多数场景的应用需求。     

一种快速编码的半随机LDPC码构造研究

低密度奇偶校验码(LDPC码)具有逼近Shannon限的优异纠错性能,在信道编码领域的应用越来越广泛,但是LDPC码的编码复杂性一直是制约其普遍应用的突出问题。奇偶校验矩阵的结构则直接决定着LDPC码的编码复杂度和译码性能。提出一种准双对角线结构的半随机LDPC码奇偶校验矩阵的构造方法,它具有IEEE 802.16e标准LDPC码的优异纠错性能和低编码复杂度,同时在码率、码长、基础校验矩阵和扩展因子等设计方面更具灵活性,能更好地适应工程实践的需要。采用这种构造方法,以(16 384,8 192)LDPC码为例进行快速迭代编码,能够获得优异的译码性能,可以用于实现高速率低复杂度的LDPC译码器设计。     

一种动态加权的LDPC译码方法

为了加快低密度奇偶校验（LDPC）码的译码速度,有效改善LDPC码的译码性能,针对校验节点更新过程中的对数似然比（LLR）值的大小,设计了一种LDPC码的动态加权译码方法。以IEEE 802.16e标准的奇偶校验矩阵为例,根据LLR值的变化规律,利用增长因子和抑制因子对和积译码算法和最小和译码算法进行动态加权。仿真结果显示,基于动态加权的译码方法相对于传统译码方法误码率都有明显改进,译码复杂度也有所降低。     

LDPC编码调制系统中基于反馈LLR均值的迭代解调/译码算法

该文针对LDPC码编码的BICM系统,提出一种对LDPC码译码器输出外附信息的计算方法进行改进的迭代解调/译码算法。与传统的解调/译码算法不同在于,该算法对每次BP迭代中译码器输出的各编码比特的外附LLR分别求均值后,再将其作为先验信息反馈给软解调器开始下次的迭代解调/译码。采用该方法可有效地减轻LDPC码在BP迭代过程中某些比特LLR值的振荡现象,从而使得传递给软解调器的外附信息更准确。仿真结果表明,和传统的两种迭代解调/译码算法相比,该算法能进一步提高LDPC编码BICM迭代系统的译码性能,而复杂度并无明显增加。     

5G LDPC码译码器实现

该文介绍了5G标准中LDPC码的特点,比较分析了各种译码算法的性能,提出了译码器实现的总体架构：将译码器分为高速译码器和低信噪比译码器。高速译码器适用于码率高、吞吐率要求高的情形,为译码器的主体;低信噪比译码器主要针对低码率、低信噪比下的高性能译码,处理一些极限情形下的通信,对吞吐率要求不高。分别对高速译码器和低信噪比译码器进行了设计实践,给出了FPGA综合结果和吞吐率分析结果。     

A Flexible LDPC/Turbo Decoder Architecture

Low-density parity-check (LDPC) codes and convolutional Turbo codes are two of the most powerful error correcting codes that are widely used in modern communication systems. In a multi-mode baseband receiver, both LDPC and Turbo decoders may be required. However, the different decoding approaches for LDPC and Turbo codes usually lead to different hardware architectures. In this paper we propose a unified message passing algorithm for LDPC and Turbo codes and introduce a flexible soft-input soft-output (SISO) module to handle LDPC/Turbo decoding. We employ the trellis-based maximum a posteriori (MAP) algorithm as a bridge between LDPC and Turbo codes decoding. We view the LDPC code as a concatenation of n super-codes where each super-code has a simpler trellis structure so that the MAP algorithm can be easily applied to it. We propose a flexible functional unit (FFU) for MAP processing of LDPC and Turbo codes with a low hardware overhead (about 15% area and timing overhead). Based on the FFU, we propose an area-efficient flexible SISO decoder architecture to support LDPC/Turbo codes decoding. Multiple such SISO modules can be embedded into a parallel decoder for higher decoding throughput. As a case study, a flexible LDPC/Turbo decoder has been synthesized on a TSMC 90 nm CMOS technology with a core area of 3.2 mm². The decoder can support IEEE 802.16e LDPC codes, IEEE 802.11n LDPC codes, and 3GPP LTE Turbo codes. Running at 500 MHz clock frequency, the decoder can sustain up to 600 Mbps LDPC decoding or 450 Mbps Turbo decoding.     

An LDPC Decoder Chip Based on Self-Routing Network for IEEE 802.16e Applications

An LDPC decoder chip fully compliant to IEEE 802.16e applications is presented. Since the parity check matrix can be decomposed into sub-matrices which are either a zero-matrix or a cyclic shifted matrix, a phase-overlapping message passing scheme is applied to update messages immediately, leading to enhance decoding throughput. With only one shifter-based permutation structure, a self-routing switch network is proposed to merge 19 different sub-matrix sizes as defined in IEEE 802.16e and enable parallel message to be routed without congestion. Fabricated in the 90 nm 1P9M CMOS process, this chip achieves 105 Mb/s at 20 iterations while decoding the rate-5/6 2304-bit code at 150 MHz operation frequency. To meet the maximum data rate in IEEE 802.16e, this chip operates at 109 MHz frequency and dissipates 186 mW at 1.0 V supply.     

Implementation of a Flexible LDPC Decoder

Low-density parity-check codes (LDPC) are among the most powerful error correcting tools today available. For this reason they became very popular in several applications such as the digital satellite broadcasting system (DVB-S2), wireless local area network (IEEE 802.11n) and metropolitan area network (802.16e). Whereas several code-specific decoders have been proposed in the literature, the implementation of a high performance yet flexible LDPC decoder still is a challenging topic. This work presents a novel formulation of the decoding algorithm that strongly simplifies internal communication requirements and enables the development of decoders supporting generally defined LDPC codes. The resulting architecture is tailored to decode both IEEE 802.11n and IEEE 802.16e LDPC codes, as well as any other code of comparable complexity. The implementation cost deriving from the full flexibility offered by the proposed approach is also evaluated.     

LDPC码在IEEE802.16e标准中的编译码分析

为了能够在保证译码性能的同时进一步降低译码的复杂度,该标准还在译码的过程中引入由M Fossorier等人提出的BP-Based算法,并分析了这两类算法的实际译码性能。实验仿真结果表明,BP-Based算法与LLR-BP算法相比,在不同码长及不同码率条件下可以更好地实现译码算法度和译码性能的有效均衡,因而更加适合作为硬件译码器的优化算法而应用到实际的通信系统中。     

一种基于CS的LDPC码的抗误码方法

提出了一种基于CS(压缩感知)的LDPC码(低密度奇偶校验码)的抗误码方法。在编码端对H.264视频流中的每一个NAL(网络提取层)进行基于IEEE802.16e的LDPC编码。在解码端进行两种方法的解码,一种进行传统的LDPC解码,另一种根据压缩感知线性解码和信道码线性解码之间的联系,将基于IEEE802.16e的LDPC编解码中的校验矩阵作为压缩感知重构的测量矩阵进行压缩感知重构解码。实验结果表明,在高误码率的情况下,基于CS的LDPC码解码方法相对于传统LDPC解码方法的抗误效果更明显,为视频的抗误传输提供了新的思路。     

WiMAX中多码率LDPC解码器的设计与实现

针对WiMAX中多码率LDPC码,提出一种多码率LDPC解码器结构,并且在FPGA上实现了该解码器.实验结果表明:该解码器完全可以满足IEEE802.16e标准中多码率的实现要求,而且具有高吞吐率、高性能的特点.     

基于WiMax的LDPC码解码器的实现

提出了一种基于WiMax 802.16e标准的LDPC码解码器结构,该结构采用了基于修正的SP算法的串并行结构,支持19种协议规定的校验矩阵及码字长度,以及六种不同码率的LDPC码的解码,并在是否使用分层解码两种情况下进行了仿真验证,降低了解码延时和误码率.     

非正则LDPC码在DSP上的实现

首先简单介绍了非正则LDPC码的结构,给出了一种基于IEEE802.16e直接编码法生成的(576,288)非正则LDPC码的编译码原理。然后详细论述了其在TI定点DSP(TMS320C5510)上的定点化算法实现方式,并在经过C和部分汇编优化后将算法效率提高了70%以上,达到了实时系统要求。最后给出了该LDPC码与(2,1,7)卷积码在AWGN信道下的性能对比,表明这种中短码长的非正则LDPC码较卷积码有较大的纠错性能优势。     

QC LDPC码低复杂度消环算法

QC LDPC (Quasi-才yclic Low-density Parity-check)是一类半结构化的低密度奇偶校验码,其分块的矩阵结构具有超大规模集成电路实现上的便利,同时保持了优异的纠错性能. 本文针对QC LDPC码的基矩阵,提出一种移位因子的搜索方法及其改进版本。通过对基矩阵的扩展矩阵的Tanner图进行树形展开来进行环的检验,避免了传统算法中的复杂算术操作,降低了复杂度。在采用和IEEE 802.16e中码率为0.5的LDPC码方案相同的基矩阵条件下,本文的算法构造出的QC LDPC码具有更优的环长分布,同时纠错性能也有提升。      

适于分层译码算法的LDPC码构造方法

The layered decoding algorithm has been widely used in the implementation of Low Density Parity Check (LDPC) decoders, due to its high convergence speed. However, the pipeline operation of the layered decoder may introduce memory access conflicts, which heavily deteriorates the decoder throughput. To essentially deal with the issue of memory access conflicts, we propose a construction algorithm of LDPC codes, to which a constraint condition is added in the Progressive Edge-Growth (PEG) algorithm. The constraint condition can guarantee that for our constructed LDPC codes, the sets of all the variable nodes connected to the consecutive layers do not share any common variable node, which can avoid the memory access conflicts. Simulation results show that the performance of our constructed LDPC codes is close to the several other LDPC codes adopted in wireless standards. Moreover, compared with the decoder for IEEE 802. 16e LDPC codes, the throughput of our LDPC decoder has large improvement, while the chip resource consumption is unchanged. Thus, our constructed LD-PC codes can be adopted in the high-speed transmission.