基于测量的时延故障诊断

与时延测试相比,时延故障诊断需要更精确的故障模型。该文提出了采用精确测量的时延模型和时延故障模型。在这种模型下,利用电路通路图的原理,得到与被测电路的拓扑结构有关的一个精简测试集。测试集的大小与电路的大小保持线性增长关系;其中的每一个测试对应于一条通路的单跳变敏化向量,将测试集中的单跳变敏化向量送入被测电路,可以用测试仪测量相应通路的延时,得到电路关于此测试集的时延故障症候。该文对时延故障症候提供     

用不同敏化方法提高超速测试的故障覆盖率

面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能地检测到小时延缺陷。超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法来有效地提高测试质量。同时,文中首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择地进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷的结点的跳变时延故障覆盖率(TDF)。在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生,能在低的cpu时间里取得更高的跳变时延故障覆盖率。     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

带时间参数的测试产生

进延测试对于高速集成电路非常重要。本文介绍一个带时间参烽的时延测试产生系统。该系统使用一个时刻逻辑值来表示一个波形,并将输入波形限制为只有唯一的一个输入在０时刻有跳变,其它输入为稳定的０或１,从而实现了波形敏化条件下的时延测试产生,与以往的不考察时间因素的时延测试产生系统相比,带时间参烽的测试产生提高了故障覆盖率,并且更接近于电路的实际。     

布尔过程在通路敏化中的应用

对高性能数字电路来说，定时的研究与分析是非常重要的，新近提出的布尔过程是定时分析的有效的理论工具，它将电路的逻辑关系和定时关系统一地表示在一个表达式中。本文首先介绍布尔过程的基本概念，然后利用此方法对任意输入模式下的通路敏化问题并行讨论－－重新定义通路敏化的概念，并通过一个例子说明几种主要的敏化定义之间的不同，给出并证明判定通路敏化的充要条件，文章最后提出计算敏化通路的原始输入波形的算法，并给以证     

一种高效的小时延故障模拟方法

随着集成电路工艺尺寸不断缩小,电路规模不断增大,要得到很高的小时延故障覆盖率所需的测试向量越来越多,致使小时延故障模拟成本越来越高.为了降低模拟成本,提出一个高效的小时延故障模拟器.模拟方法中引入新的波形表达方式,按电路结构的拓扑顺序进行分级模拟,最后可得到每个故障的检测区间,并且应用时延故障概率分布来计算故障覆盖率.实验结果表明,此方法能大幅降低模拟时间和内存消耗.     

基于MAF模型的串扰时延故障的测试矢量生成

随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。     

一个基于故障敏化模式分解的并行ATPG算法SPPTG

提出了一个基于故障敏化模式分解的搜索空间并行ATPG算法SPPTG。它与现有的基于PODEM算法的搜索空间并行ATPG算法的显著不同是可对搜索空间进行静态划分。SPPTG已用C语言在SUN工作站上实现 ,并已集成到并行测试生成原型系统P -ATGTA中。实验结果表明 ,SPPTG既可通过扩大搜索空间办法提高单机ATPG的故障覆盖率 ,又可在较短的时间内遍历单机需要搜索的空间 ,获得较高的加速比。     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

基于确定模式的伪单跳变测试矢量生成技术

提出了一种基于确定模式的伪单跳变测试矢量生成方法,它是在折叠计数器确定模式的基础上,采用LFSR编码折叠计数器种子,通过选定的存储折叠距离来控制测试模式,使得产生的测试矢量之间实现伪单跳变。由于是在确定模式基础上进行的研究,没有改变原来的测试矢量,所以故障覆盖率不会改变,却大大降低了测试功耗。这样既保证了高故障覆盖率,又解决了不同种子所生成的测试矢量之间的重叠冗余。研究结果不仅表明该方案具有很好的数据压缩率,而且证明了该方案的有效性。     

Path Sensitization

For different delay models,the concept of sensitization can be very different.Traditonal concepts of sensitization cannot precisely describe circuit behavior when the input vectors change very fast.Using Boolean process aporoach,this paper presents a new definition of sensitization for arbitrary input waveforms.By this new concept it is found that if the inputs of a combinational circuit can change at any time,and each gate‘s delay varies within an interval (bounded gate delay model),then every path,which is not necessarily a single topological path,is sensitizable.From the experimental results it can be seen that,all nonsensitizable paths for traditional concepts actually can propagate transitions along them for some input waveforms.However,specified time between input transitions(STBIT) and minimum permissible pulse width(ε）are two major factors to make some paths non-sensitizable.     

An analytical delay model

Delay consideration has been a major issue in design and test of high performance digital circuits.The assumption of input signal change occurring only when all internal nodes are stable restricts the increas of clock frequency.It is no longer true for wave pipelining circuits.However,previous logical delay models are based on the assumption.In addition,the stable time of a robust delay test generally depends on the longest sensitizable path delay.Thus,a new delay model is desirable.This paper explores th necessity first.Then,Boolean process to analytically describe the logical and timing behavior of a digital circuit is reviewed.The concept of sensitization is redefined precisely in this paper.Based on the new concept of sensitization,an analytical delay model is introduced.As a result,many untestable delay faults under the logical delay model can be tested if the output waveforms can be sampled at more time points.The longest sensitizable path length is computed for circuit design and delay test.     

Generating tests for delay faults in nonscan circuits

A delay test method that allows any sequential-circuit test generation program to produce path delay tests for nonscan circuits is presented. Using this method, a given path is tested by augmenting the netlist model of the circuit with a logic block, in which testing for a certain single stuck-at fault is equivalent to testing for a path delay fault. The test sequence for the stuck-at fault performs all the necessary delay fault test functions: initialization, path activation, and fault propagation. Results on benchmarks are presented for nonscan and scan/hold modes of testing     

加速路径时滞故障的强健测试产生

探讨如何利用针对固定型故障测试产生的比较成熟的算法，结合时滞故障的特点，进行路矩时滞故障的强健测试产生，在十值逻辑完备的基础上，提出最大输入组的概念，减少测试过程中不完善和重复的选择；给出多路回退过程中的目标传播规则，以减少传播过程中的目标个数，加快回退速度；改进了路径敏化方法，强调了对局部结果的保存和利用，减少重复计算，探讨了时滞测试中ＸＯＲ／ＮＸＯＲ门的直接处理方法，在ＦＡＮ算法基础上，实现了     

基于故障划分的并行测试生成算法

文章从理论上分析了提高基于故障划分的并行测试生成算法的加速比的途径.在此基础上,提出了把相关故障识别和最短路径敏化相结合的基于输出扇入锥的逆向故障划分方法BFPOC（backword fault partitioning of output fan-in cones）,并把该方法与Banejee推荐的基于输入扇出锥的正向故障划分方法TFPIC（toword fault partitioning of input fan-out cones）和常用的基于故障顺序的等步长划分方法EDPFS（equal dis     

一种可测性分析的新方法

提出一种基于时序泰勒展开图（TTED）的VLSI高层可测性分析（TA）新方法,以时序泰勒展开图（TTED）为关键敏化路径建模,建立起确定性和概率性故障的统一表示模型。利用符号变量获取线路的敏感性,并且考虑电路的单敏化和多敏化情况,进行电路的可测性计算和分析,取得了较好的效果,实验证实了该方法的有效性。     

融合模型基残差分析与数据驱动的气路故障诊断方法研究

为了提高气路故障诊断方法的可靠性,研究聚焦传感器测量噪声、个体差异和性能衰退等不确定性因素影响,导致气路故障诊断方法虚警率过高,无法实现工程应用的问题,开展了融合模型基残差分析与数据驱动的气路故障诊断方法研究;为此,构建了基于发动机模型分析偏差与卷积神经网络建模理论融合的气路故障诊断架构,在建模过程中充分考虑了传感器测量偏差、个体差异和性能衰退等不确定性因素对气路故障诊断结果的影响,据此形成了融合模型基残差分析与数据驱动的气路故障诊断方法;随后,结合多种飞行轨迹和进气条件开展数值模拟分析验证研究,对形成的气路故障诊断方法的虚警率进行了定量验证分析;结果显示,研究提出的融合模型基残差分析与数据驱动的气路故障诊断方法可在多种不确定性因素存在时,提供满意的故障诊断精度,具有工程应用的潜力。     

面向输电线故障信息传输的多播路由

针对无线传感器网络应用于输电线路故障传输时存在通信代价高、实时性差的问题,提出一种输电线路故障传输多播路由算法(MRFT)。抽象出输电线路故障信息传输网络模型;根据时延最短路径树(SPT)的最大端到端时延确定多播树时延上限,将时延上限边接入多播树;设计最小代价启发函数将剩余叶子节点接入多播树。仿真结果表明,与KPP算法相比,MRFT算法构造的多播树在多播树时延、端到端时延方差和多播树代价3个方面均有良好表现。该算法能够有效保证输电线路故障信息传输的实时性,降低通信代价。