FPGA跨时钟域亚稳态研究

在FPGA电路设计中,一个系统可能包含了很多跨时钟域的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题。特别是在中心模块与外围电路芯片的通信设计中,容易导致亚稳态的跨时钟域就不可避免。针对FPGA设计中的亚稳态问题,本文给出了一系列行之有效的解决方法,很好地抑制亚稳态,提高系统可靠性。     

FPGA设计中跨时钟域的问题与方法

随着科学技术的发展,在FPGA设计中多时钟设计是一个经常遇到而且因为功能的需要无法避免问题。在不同时钟域之间传输数据或者控制信号,如果对其中出现的特殊情况估计不足,将会对设计造成灾难性的后果。因此,设计人员在设计电路时必须加入相应的同步机制,确保信号在跨时钟域传输时能够可靠进行。本文从触发器时序理论基础为出发点,分析研究数字化电路设计中跨时钟域传输信号时亚稳态现象产生的原因以及危害,然后分析和研究了解决跨时钟域传输过程中遇到的各种同步技术,分析和比较在不同场合的应用以及各自的优缺点。     

系统级芯片跨时钟域同步技术研究

随着芯片系统复杂性的提高,系统级芯片中集成了越来越多的模块,这些模块通常工作在不同的时钟频率下,这样芯片上的数据必然频繁地在不同区域之间进行传输。在时钟和数据信号从一个时钟域跨越到另一个时钟域时会发生许多类型的同步问题。采用握手信号进行异步时钟域之间的信号传输,和采用异步FIFO进行总线信号跨时钟域设计可以很好地应用在系统级芯片设计中,保证这些跨越了多个域的时钟和数据信号保持同步。     

异步时钟亚稳态仿真方法

当信号跨越时钟域的时候,会带来亚稳态问题,现在通用的做法是两级触发器同步来消除亚稳态。实际电路中在目的寄存器的时钟域获得该信号的时间可能不固定,通常相差一个时钟,提出了一种仿真方法,可以仿真实际电路中这种不确定现象。通过这种方法可以在仿真阶段检查跨时钟域信号设计是否合理。避免实际电路中的这种不稳定带来的功能失效。     

基于FPGA的处理器间高精度时钟同步通信机制

为了保证嵌入式设备运行的稳定性和可靠性,都会应用双余度的CPU来共同管理硬件资源,协调任务调度和处理CPU的高速外设接口数据,因此,该文介绍一种在具有高效数字时钟管理器的FPGA上产生高精度、高稳定度时钟同步信号,用来保证CPU间的精确同步通信,达到高效的公共资源管理、合理的任务调度以及相互比对的数据计算。     

降低系统芯片中跨时钟域设计和验证复杂度的方法

在系统芯片设计中,直接采用现有的跨时钟域信号处理方法不仅设计复杂度高而且验证难度大.为了解决这个问题,将跨时钟域设计与功能设计完全分离,在每个通信接口部件中采用独立的、专用的跨时钟域处理模块统一解决跨时钟域信号的传输问题,并通过封装点对点通信接口和合并处理同一方向的跨时钟域信号,将需要处理的跨时钟域信号的数量减少为方向相反的2组.实验结果表明,该方法能够有效降低跨时钟域设计的验证难度和系统芯片的设计复杂度,并且不会明显增加功能部件的传输延迟和面积开销.     

现场可编程门阵列中数据接口的同步设计

在现场可编程门阵列(FPGA)的设计中，完全同步的设计应该自始至终由同一个时钟的同一个时钟沿来驱动所有的触发器。同步设计应当遵循这两个原则，以保证系统的完全同步，避免由异步产生的毛刺和时钟延迟等与时序相关的问题。列举了主机与硬盘之间的数据接口的设计，探讨同步设计的原则与方法。     

FPGA设计中的跨时钟域问题

随着FPGA设计中的时钟频率越来越高,时钟方案越来越复杂,跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误,对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法;同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术,解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。     

一种用于高可靠性同步器电路的D 触发器设计

随着VLSI设计的发展，设计师时常需要面临不同时钟域之间信号传输和异步复位／置位等情况，在这类情况下，电路就有可能出现亚稳态。以及处理亚稳态的一种解决方案，D触发器在亚稳态下的特性。提出了一种减少亚稳态出现可能性的D触发器单元的设计方案，并使用H－SPICE进行了仿真。     

基于随机延时注入的跨时钟域信号验证方法

为了应对现代SOC复杂的时钟结构给跨时钟域信号处理带来的隐患,分析了跨时钟域信号产生的亚稳态现象的根本原因和常用的跨时钟域信号的处理方法,针对跨时钟域信号处理难以验证的问题,提出了基于随机延时注入的跨时钟域仿真验证方法.通过将亚稳态现象抽象成采样数据在时钟上的随机抖动,使得芯片设计的RTL前仿真在没有时钟树物理信息的情况下能够模拟出亚稳态效应.分析结果表明此方法能够完成SOC芯片的跨时钟域信号的功能验证.     

数字信号在不同时钟域间同步电路的设计

文中从控制信号和数据通路两个方面入手,设计了信号在不同时钟域之间的同步电路。采用直接锁存法和锁存反馈法来控制信号的跨时钟域传递,电路简洁、高效;采用异步FIFO(First In First Out)实现数据信号的同步,并通过格雷码和两级锁存来进行指针的跨时钟域传递,FIFO缓冲区的空满判断采用修改后的格雷码,对n+1位的编码可以节省(n2-n-2)/2次异或操作。该设计解决了信号跨时钟域传递时可能出现的亚稳态问题。     

跨时钟域信号的几种同步方法研究

为使跨时钟域信号能够被目标时钟正确采集,提出并总结了几种同步方法,详尽论述了这些方法所涉及的存储器计算和synthesis设置。跨时钟域信号的同步方法应根据源时钟与目标时钟的相位关系、该信号的时间宽度和多个跨时钟域信号之间的时序关系来选择。如果两时钟有确定的相位关系,可由目标时钟直接采集跨时钟域信号,且在synthesis中应设此两时钟为同步关系;否则,需要借助FIFO(First in,First out),在synthesis时,此两时钟必须设为false path关系。跨时钟域信号的宽度至少应为目标时钟周期的两倍。对于彼此有确定时序关系的多个跨时钟域信号,在同步前应使其保持足够距离。所述方法在CMOS(Complementary Metal Oxide Semiconductor)图像传感器的设计中被实际应用。经仿真和芯片的系统验证,该图像传感器可以正确完成信号在各时钟间的同步,并以60帧/s的速率正确输出分辨率为1 280×720的数据。     

双端口RAM的IP软核的设计与实现

本文通过分析双CPU系统中高速数据采集存在的问题，提出了用异步双端口RAM可同时读写访问存储器的解决方案。接着对双端口RAM的内部结构及关键技术进行了阐述，讨论了双端口RAf、d的IP核的设计方法，并通过可编程的FPGA进行实现。该方法将异步RAM用FPGA内部的同步Block RAM来实现，不但充分利用了FPGA的内部资源，而且减少了因信号的毛刺而产生的读写数据错误。最后对其综合仿真结果进行了分析。     

浏览器跨域通信安全技术研究

浏览器作为互联网的重要入口,处理服务器返回的超文本信息和各种多媒体数据。这些数据信息可能来自不同的Web系统,其间,数据通信的处理方式随着时间推移和技术的发展也在不断发展变化。不同类别浏览器、不同测试环境、不同脚本语言下,其表现结果也有所不同。首先对浏览器同源策略的基本原理和跨域技术特点进行综述,然后总结归纳了主流跨域通信的技术实现方法,最后针对主流跨域通信的方法进行了安全分析。通过跨域通信来解决资源共享,身份认证,数据交换等安全的现实问题。     

FPGA内的多时钟管理与设计

数字电路中的时钟管理和设计是一个非常重要和关键的问题,对FPGA内使用的时钟依据频率和来源提出了划分,分别讨论了它们的性质、特点和使用场合;然后探讨了不同时钟域数据传输和切换的问题,举出了使用触发器、鉴相器和FIFO缓冲解决上述问题的3种不同的方法;最后给出了一个FPGA内部使用VHDL语言设计实现多时钟15路复接器的例子。     

精密参考时钟在时钟与数据恢复电路中的应用

时钟数据恢复 (CDR)电路被广泛应用于电信、光收发器、数据存储局域网以及无线产品中 ,随着带宽要求的越来越高以及分配和占用频谱的增加 ,CDR技术的优势日益突出。此外 ,供应商和他们的产品也将系统或板级接口从并行方式转换到了串行方式。近几年 ,CDR技术应用的增长已超出了处理较宽的并行总线跨背板连接时在接收端对时钟和数据偏移的需求 ,由于处理这些信号要占用较大的板尺寸、并消耗较大的功率 ,它们之间的路由非常困难 ,需要采用多层路由结构处理信号和总线端接问题 ,另外 ,还要解决高比特流数据总线所产生的EMI问题。随着通信新…     

10亿逻辑门的挑战——谈大型SoC设计的CDC验证

正1简介芯片的设计尺寸和复杂度不断增加,功耗约束越来越苛刻,导致芯片内异步时钟爆炸性增长。由于错误的异步信号传输设计将会导致许多在单时钟域设计中不曾出现的问题,因此,设计和验证团队不得不花费大量的时间来验证芯片异步信号传输设计的正确性。亚稳态(Metastability)是其中主要的一个问题。如果触发器的输入数据在时钟跳变沿附近很小的时间窗口内发生改变,从而导致无法预测输出何时才     

多DSP局部总线与VME总线的接口设计

在多DSP信号处理系统的设计过程中,开发基于标准总线的信号处理模板已经成主流设计方案。这种设计方案的难点就是局部总线到标准总线的时序转换比较复杂。在详细介绍VME总线功能特点的基础上,给出了一种在FPGA控制下实现的工业控制计算机通过VME总线与多DSP信号处理板局部总线进行通信的接口设计方案。FPGA的控制功能采用状态机工作方式实现。     

基于FPGA的多路光栅信号并行采集方法

FPGA在信号采集中时钟频率高,内部延时小,控制逻辑由硬件完成,同时可以集成外围控制、译码和接口电路,具有速度快、组织灵活等优势。在需要测量较大面积的动态变化面形并采集大量光栅尺信号时,可以使用FPGA数据采集系统对光栅信号进行采集。在保证采样精度的前提下,为了降低成本和系统复杂度,可以在采集系统中使用多路选择技术。提出了一种基于FPGA和多路选择技术的光栅信号采集方法,使用I/O口相对较少的低端FPGA,配合多路选择开关,通过内部处理,实现了多路光栅信号的采集,结果表明,该法成本低廉且能满足精度的要求。     

CPU的主要性能指标

主频、外频、倍频主频是CPU的时钟频率。一般来说，主频越高，CPU的速度也就越快。由于内部结构不同，时钟频率相同的CPU性能并非全部一样。外频即系统总线的工作频率。倍频则是指CPU外频与主频的倍数关系。三者的关系是：主频＝外频×倍频。内存总线速度CPU与二级高速缓存和内存之间的通信速度。扩展总线速度安装在微机系统上的总线如VESA或PCI总线接口卡的工作速度。工作电压CPU正常工作时所需要的电压。早期的CPU工作电压一般为5V，随着CPU主频的提高，CPU工作电压有逐步下降的趋势，以解决发热过高的问题。地址总线宽度地…