用于过采样Σ-ΔA/D转换器的Σ-Δ调制器

分析并讨论了过采样 Σ- Δ A/D转换器中一阶、二阶及高阶级联结构的 Σ- Δ调制器的性能特点 ,并编写 C语言程序进行行为级仿真 ,用 PSpice进行电路级仿真 ,利用 MATLAB工具对其结果进行分析。结果表明 ,Σ-Δ调制器具有噪声整形特性 ,可以提高基带内的信噪比 ,且三阶级联结构中 1 - 1 - 1结构性能最优。Σ- Δ调制器与过采样技术相结合可构成高精度、低成本的 A/D转换器。     

一种适用于数字音频的Δ-ΣD/A转换器

设计了一种适于数字音频应用的18位48 kHz Δ-Σ D/A转换器.其内插滤波器采用时分复用和无需乘法器的设计,降低了硬件开销.Δ-Σ调制器采用5阶单环单比特量化结构,经FPGA平台验证,可实现100 dB的带内信噪比.开关电容(SC)重建滤波器采用CSMC 0.6 μm CMOS工艺实现,核心芯片面积为1.73 mm×1.11 mm,在5 V工作电源下,其功耗小于22 mW.     

Σ-Δ模拟/数字转换器综述

Σ-ΔA/D转换器是利用速度换取精度的高精度模拟/数字转换器。文章分析了Σ-ΔA/D转换器的产生、组成和优势,重点介绍了Σ-Δ调制器结构及其性能指标,简要介绍了数字抽取滤波器。对Σ-ΔA/D转换器国内外发展状况进行了全面的分析。在此基础上,论述了Σ-ΔA/D转换器未来的发展趋势。     

AD7706Σ-ΔA/D转换器在动态心电信号测量中的应用

AD7706 16位Σ-ΔA/D转换器,可以对具有高内阻信号源和传感器信号直接进行A/D转换。本文给出AD7706在动态心电信号测量中的应用。     

Σ-Δ插值型A/D转换器的结构优化设计

该文提出了一种新的通用高阶稳定的∑-Δ插值型A/D转换器的优化设计算法。该算法采用状态空间下通用的插值型结构,研究了设计原理和设计的详细过程,给出了传输函数变换和稳定条件,实现了零点优化和巴特沃思极点的噪声传递函数。在结构系数的实现中,采用能量增量最小的优化算法,使A/D转换器具有更佳的稳定性能。最后,通过例子验证了该方法的有效性。     

基于Σ-Δ A/D转换器的电能计量电路设计

利用过抽样Σ-ΔA/D转换原理设计了三相和单相电能计量电路，并对过抽样Σ-ΔA/D转换原理及其应用作了介绍。     

一种0.35 μm CMOS高精度Σ-Δ A/D转换器

提出了一种应用于MEMS压力传感器的高精度Σ-Δ A/D转换器。该电路由Σ-Δ调制器和数字抽取滤波器组成。其中,Σ-Δ调制器采用3阶前馈、单环、单比特量化结构。数字抽取滤波器由级联积分梳状(CIC)滤波器、补偿滤波器和半带滤波器(HBF)组成。采用TSMC 0.35 μm CMOS工艺和Matlab模型对电路进行设计与后仿验证。结果表明,该Σ-Δ A/D转换器的过采样比为2 048,信噪比为112.3 dB,精度为18.36 位,带宽为200 Hz,输入采样频率为819.2 kHz,通带波纹系数为±0.01 dB,阻带增益衰减为120 dB,输出动态范围为110.6 dB。     

一种适用于信号检测的低失真低功耗∑-ΔA/D转换器

采用TSMC 0.18μm混合信号1P6M CMOS工艺,实现了一种适用于传感器信号检测的低失真低功耗Σ-Δ模数转换器(ADC).该ADC的调制器采用前馈结构和128倍过采样率,实现了12.8 MHz的数据流输出;数字滤波器通带纹波限定在±0.001 dB,阻带-80 dB的有效衰减.ADC工作于1.8V电源电压,整体...     

Σ-ΔA/D转换器中电压放大型运放的高线性度设计

高阶、高精度是当前Σ-Δ调制器的设计趋势,随着系统结构越来越复杂,带内量化噪声的噪声背景逐渐降低,已不再成为制约调制器精度的主要瓶颈。整个系统的线性失真度对调制器最终精度的影响越来越大,甚至成为决定因素。为提高Σ-Δ调制器的线性度,对运算放大器这一主要非线性源进行了深入的分析,并提出若干优化方案。最后,通过一个三阶单环Σ-Δ调制器结构进行了仿真验证。采用电压放大、AB类输出的运算放大器结构,大大减小了系统功耗。     

一种高速连续时问Sigma—DeltaADC设计

在TSMC0．18／zmCMOS工艺下设计了一款宽带宽、低功耗的连续时间Sigma—DeltaADC调制器。该调制器可以应用于无线通信、视频、医疗和工业成像等领域,它采用三阶RC积分环路滤波结构,提高了可达到的精度。针对环路延时降低系统稳定性的问题,在环路中引入半个采样周期的延时,以此提高调制器的精度;同时采用非回零的DAC结构来减小系统对时钟抖动的敏感度。通过结构的选取和非回零的DAC结构的使用,调制器对时钟抖动有很强的忍受能力。该Sigma—DeltaADC的带宽可以达到5MHz,信噪比可达63．6dB（10位）,整个调制器在1．8V的电压下,功耗仅为32mw。     

On the Stability Analysis of High Order Sigma-Delta Modulators

In this paper we present an approach for stability analysis of high order Sigma-Delta modulators. The approach is based on a parallel decomposition of the modulator. In this representation, the general N-th order modulator is transformed into decomposition of low order modulators, which interact only through the quantizer function. In the simplest case of the loop filter transfer function with real distinct poles, the low order modulators are N first order ones. The decomposition considered helps to extract the sufficient conditions for stability of the N-th order modulator. They are determined by the stability conditions of each of the low order modulators but shifted with respect to the origin of the quantizer function, because of the influence of all other low order modulators. The approach is generalized for the case of repeated poles of the loop filter transfer function.     

12位Sigma-Delta模数转换器的降采样滤波器设计

一种由SNR（信噪比）驱动的滤波器设计,用于12位Sigma-Delta模数转换器。Sigma-Delta模数转换器包括Sigma-Delta调制器和降采样滤波器两部分,首先用Sigma-Delta调制器对信号进行过采样率量化,然后通过降采样滤波器进行数字信号处理,将信号还原到原始采样率并去除量化噪声。和传统的模数转换器相比,Sigma-Delta模数转换器具有采样率高、精度高、面积小等优点。Sigma-Delta模数转换器的滤波器设计有降采样率和滤波性能两个指标要求,该设计方法由SNR驱动并采用了两种滤波器方案,设计结果在MATLAB里进行了仿真,其SNR大于74 dB,达到12位Sigma-Delta模数转换器的要求。     

基于MATLAB的Sigma-Delta ADC中数字滤波器设计

为了将Sigma-Delta ADC中的SDM (Sigma-Delta Modulator)的输出码流降采样以达到Nyquist采样频率,基于实际的AUDIO CODEC项目,本文对两种数字滤波器(FIR(Finite Impulse Response)和IIR(Infinite Impulse Response))的MATLAB设计进行了描述和比较.其所需处理的SDM输出码流的过采样频率为11.2896MHz,数字滤波器完成256倍的降采样最终达到采样频率为44.1MHz,在音频范围内其最终仿真结果均达到SNDR在14bits以上.     

深亚微米Sigma-Delta ADC设计方法研究

通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6.5%的仿真时间获得97.5%的仿真精度,晶体管级电路以此指标设计,确保其一次验证通过,提高了系统设计效率。     

三阶一位量化CIFB结构∑-△ADC调制器设计

提出了一种基于Maltab SIMULINK的Sigma-Delta调制器的设计与仿真方法,采用单环三阶CIFB结构、一位量化器位数和256倍过采样率,设计中对噪声传输函数的零极点和系统反馈系数进行了优化,缩小了模拟电路的设计难度,提升了系统稳定性.在考虑积分器的有限直流增益、饱和电压、压摆率和增益带宽等非理想因素情况下进行建模,得到了SNDR和ENOB分别为123 dB,20.14 bits,仿真结果表明,该结构可在低量化位数的情况下,得到较高的精度和较好的稳定性,可在高层次上指导调制器晶体管级电路设计.     

Detailed analysis of the effect of a hysteretic quantizer in a multibit, Sigma-Delta modulator

A detailed analysis of the impact of a hysteretic quantizer on a multibit, Sigma-Delta modulator has been carried out in this paper. Both discrete-time and continuous-time modulators have been considered. A qualitative modeling of the hysteretic quantizer based on a hysteretic block followed by an ideal quantizer was proposed. Due to the hysteresis effect, the quantizer output signal is delayed and distorted with respect to the quantizer input signal, where the delay causes a phase-shift independent on the signal frequency. Yet, the effect of the hysteresis depends on the input signal amplitude. This model was validated by using system-level simulations for a second order, 3-bit, discrete-time Sigma-Delta modulator. A linear model for hysteresis was derived by assuming a narrow hysteresis cycle. The quantizer input signal plays a fundamental role in the discussion. In order to include this signal into the linear analysis some approximations are proposed. The quantizer output signal is decomposed by the use of the Fourier series analysis only into the in-phase and quadrature components (with respect to the input signal) whose Fourier series coefficients can be analytically calculated. A quantitative analysis for both a second order, 3-bit, DT and CT Sigma-Delta modulators including a hysteretic quantizer was carried out. For the CT modulator, finite GBW in amplifiers, excess loop delay, and a hysteretic quantizer were considered separately and combined. A good agreement with both system-level simulations and experimental results is found, despite the approximations considered for the quantizer input signal.     

一种低功耗高精度Sigma-Delta调制器

提出了一种改进的三阶单环Sigma-Delta调制器,噪声传递函数采用前馈方式实现极点,降低了积分器输出信号的幅度,从而降低功耗;采用局部反馈实现零点,从而优化了输出信噪比。采用0.35μm CMOS工艺设计了该调制器,过采样率128,信号带宽24kHz,分辨率16bit,在3.3V工作电压下,模拟电路部分功耗2.7mW,数字部分功耗0.5mW。电路用开关电容技术实现,在HSPICE中通过多工艺角验证。     

∑△调制器输出码流FFT谱分析的探讨

∑△调制器输出码流的频谱中含有大量高频噪声，在对其进行FFT谱分析时，需要加窗函数抑制这些高频噪声对基带噪底的泄漏。由于∑△调制器输出码流的噪声主要是高频噪声，因此需要滚降衰减较大的窗函数，窗函数选择不当会使其有效位数有2-6位的下降。实例表明，对于超过20bit精度的∑△调制器，选用Balckmanharris窗比Harming窗更合适。     

一款高速、低功耗的Sigma-Delta模数转换器

提出了一种高速、低功耗、高分辨率的新型Sigma-Delta模数转换器(ADC)结构。该结构选择过采样率(OSR)为32的4阶调制器设计以缓解输出速率和通带宽度的压力,采用级联和双量化的方法进行优化,并利用SIMSIDES工具(基于Simulink的Sigma-Delta仿真器)进行仿真。数字抽取滤波器部分由级联积分梳状(CIC)滤波器、有限长单位冲激响应(FIR)滤波器和半带(HB)滤波器组成,并且三级滤波器都采用了多相分解结构,以降低动态功耗。使用0.18μm的标准CMOS工艺实现数字抽取滤波器版图。仿真结果表明,在250 kHz带宽下,有效位宽(ENOB)为19 bit。