基于Verilog—HDL的轴承振动噪声电压峰值检测

介绍模拟峰值电压的检测方式,叙述基于Verilog-HDL与高速A/D转换器相结合所实现的数字式快速轴承噪声检测方法,给出相关的Verilog-HDL主模块部分。     

应用Verilog HDL进行数字系统设计实例

本文介绍了Verilog HDL设计方法；在Lattice公司的ispDesignExpert设计软件上用Verilog HDL设计了电梯控制器，并成功地进行了仿真和验证。     

ASIC设计中基于Verilog语言的inout(双向)端口程序设计

论文详细介绍了基于Verilog硬件描述语言的inout(双向)端口设计方法,提出了一种与实际情况吻合的仿真方法,并通过CMOS图像传感器控制电路设计中一个可综合的设计实例,指出了设计和仿真中应注意的问题。     

VITAL——设计ASIC模型的VHDL基准

ＶＩＴＡＬ是ＩＥＥＥ新近制定的一个用ＶＨＤＬ建立ＡＳＩＣ模型库的基准，它为ＡＳＩＣ库的建立，电路设计的描述提供了便利的，格式相对固定的描述方法，并为提高模拟性能提供了依据和基础，本文介绍ＶＩＴＡＬ的基本内容，并介绍用ＶＩＴＡＬ描述电路模型的方法。     

ASIC的可测性设计

随着ＶＬＳＩ的发展，可测性将成为芯片设计的主要依据。本文论述了ＡＳＩＣ可测性设计的三种方法，并对三种方法作出了比较，最后给出了一个实用的可测性设计环境下ＴＥＮ。     

基于Verilog HDL的FIR数字滤波器设计与仿真

本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点;结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合;利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。     

Verilog HDL在现代EDA中的应用

本文通过一个简单的例子介绍了Verilog HDL语言的应用,对比地给出了功能仿真和时序仿真的波形,说明了实现电子电路的自动化设计（EDA）过程。     

一种新的硬件设计方法--结构化ASIC技术

本文介绍了一种新的硬件设计方法--结构化ASIC技术及其代表性的设计流程,对标准单元ASIC技术、FPGA技术与结构化ASIC技术进行了比较,最后给出了结构化ASIC的应用框图.     

ASIC技术在中西文终端中的应用

从ＨＣ３２０中西文终端的设计引出了ＡＳＩＣ技术应用于中西文终端的这一话题，并且充分考虑设计ＡＳＩＣ所需的工艺技术，而使ＡＳＩＣ能可靠地应用子终端中。     

PXI设备和LabVIEW在ASIC测试中的应用

本项目采用NI高效可靠的PXI设备和目前十分流行的G语言LabVIEW设计出一种ASIC测试系统。能方便快捷的对ASIC芯片进行逻辑功能测试，系统配备有高精度示波器和逻辑分析仪，这些设备都可以通过以太网通讯，用户可以将感兴趣的数据存入数据库，以便于日后的分析与研究。本系统性能可靠稳定，在测试特定芯片的基础上有良好的系统扩展性。图形化的编程语言LabVIEW使开发测试程序极为方便快捷，且界面友好，其丰富的工具包可满足测试过程中的各种需求，包括数据库操作、网络通讯、图形显示、生成报表等。     

基于Verilog HDL的FPGA数字系统设计优化

文章介绍了基于FPGA的数字系统设计优化的两种重要技术：流水线设计技术和资源共享设计技术,并通过两个具体的示例,详细说明了如何利用Verilog HDL语言来编写优化程序,并通过定时分析及资源耗用结果对比分析了优化设计前后电路在速度与资源利用率等性能指标上的差别。     

一种高性能数字滤波器的ASIC设计方法与Matlab仿真验证

介绍一种用于高性能ΔΣ模数转换器的数字滤波器的设计方法,分析其频率特性和高通滤波特性,给出频率仿真结果.依靠Matlab软件的语言环境验证设计方法,编程实现数字滤波器的行为级仿真,这与其它数字滤波器的设计中利用Matlab信号处理工具箱中专门用于滤波器设计与分析的工具完全不同.按照这种设计思想实现的滤波器通过Matlab仿真获得了很好的性能.该方法适用于对硬件面积有严格要求的数字滤波模块的ASIC设计.     

基于Verilog HDL语言的FPGA设计

采用Verilog HDL语言在Ahera公司的FPGA芯片上实现了RISC_CPU的关键部件状态控制器的设计，以及在与其它各种数字逻辑设计方法的比较下，显示出使用Verilog HDL语言的优越性．     

硬件描述语言Verilog HDL及应用

本文主要介绍硬件描述语言Verilog HDL的特点以及它在大规模成电路设计中的应用,并给出了实际应用的关键步骤。     

基于BST技术的ASIC设计

专用集成电路 (ASIC)的测试需要设计一个专用测试集 ,测试过程复杂且成本高。而采用边界扫描测试技术设计ASIC ,其测试过程简便快捷 ,不需要复杂和昂贵的测试设备 ,可降低成本 ,提高产品质量。     

基于Verilog HDL设计的多功能数字钟

本文利用VerilogHDL语言自顶向下的设计方法设计多功能数字钟,突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点,并通过AlteraQuartusⅡ4.1和ModelSimSE6.0完成综合、仿真。此程序通过下载到FPGA芯片后,可应用于实际的数字钟显示中。     

基于Verilog HDL的数字逻辑电路教学改革与探索

本文针对计算机专业学生的特点,提出将VerilogHDL语言引入到数字逻辑电路教学中,并通过实例讲解阐述了使用VerilogHDL语言教学的优势。     

中华卫士ASIC防火墙ASIC技术的实际应用

近几年随着防火墙的迅速发展，不断有新的信息安全技术和软件技术被应用于防火墙的开发。特别是对于大型的ICP网站、电子商务、电子政务站点、电信骨干交换网络，都需要具有高性能和高数据处理能力的防火墙系统，加之网络带宽的快速发展，使得百兆防火墙系统远远不能满足要求，千兆防火墙应运而生。在千兆级防火墙中的核心技术中，除了网络处理器(NP)，主要就是应用ASIC技术。     

基于Verilog HDL设计实现的乘法器性能研究

本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.     

基于Verilog HDL的DDS设计与实现

本文重点介绍了DDS技术的原理和实现方法。给出了生成DDS各个模块的具体方法,并且利用硬件描述语言Verilog HDL进行了相关模块的设计,然后在Quartus Ⅱ开发环境上通过了编译,最后在Modelsim中进行仿真验证,得到了需要产生的波形。