后量子加密算法的硬件实现综述

现有的密码体制大多基于RSA、ECC等公钥密码体制,在信息安全系统中实现密钥交换、数字签名和身份认证等,有其独特的优势,其安全性分别依赖于解决整数分解问题和离散对数问题的难度。近年来,随着量子计算机的快速发展,破解上述数学问题的时间大幅减少,这将严重损害数字通信的安全性、保密性和完整性。与此同时,一个新的密码学领域,即后量子密码学应运而生,基于它的加密算法可以对抗量子计算机的攻击,因此成为近年来的热点研究方向。2016年以来,NIST向世界各地的研究者征集候选抗量子密码学方案,并对全部方案进行安全性、成本和性能的评估,最终通过评估的候选方案将被标准化。本文比较了NIST后量子密码学算法征集(第2轮、第3轮)的各个方案,概述目前后量子加密算法的主要实现方法:基于哈希、基于编码、基于格和基于多变量,分析了各自的安全性,签名参数及计算量的特点以及后期的优化方向。PQC算法在硬件实现上的挑战其一是算法规范的数学复杂性,这些规范通常是由密码学家编写的,关注的重点是其安全性而非实现的效率,其二需要存储大型公钥、私钥和内部状态,这可能会导致不能实现真正的轻量级,从而降低硬件实现的效率。本文重点介绍了目前后量子加密算法的硬件实现方式,包括PQC硬件应用程序编程接口的开发,基于HLS的抽象实现和基于FPGA/ASIC平台的硬件实现。PQC方案的硬件化过程中不仅需要算法的高效实现,同时需要抵抗针对硬件结构的侧信道攻击。侧信道攻击可以通过来自目标设备泄露的相关信息来提取密码设备的密钥。本文讨论了后量子加密算法在具体实现和应用中受到侧信道攻击类别和防御对策。     

基于LUT的高速低硬件开销SHA-3算法设计

通过对SHA-3算法和查找表(Look-Up-Table,LUT)方法的研究,提出一种高速低硬件开销SHA-3算法设计方案。首先,该方案利用状态机实现SHA-3算法核心置换函数的轮运算,并结合LUT方法处理每轮运算的数据交换和数据存储;然后,采用硬件模块并行处理和存储单元共用的方式,提高SHA-3算法的速度、降低硬件开销。最后,在SMIC 65nm CMOS工艺下设计SHA-3算法,DC综合后电路面积为65 833μm~2,在1.2V电压下最高工作频率可达到150MHz,功耗为2.5mW。     

后量子密码迁移趋势下应用于区块链的公钥密码安全

自从发现量子算法能够高效求解现今公钥密码依赖的数学困难问题,能够抵抗量子计算攻击的后量子密码算法成为研究热点,国际上对后量子密码算法的标准化工作也已相继启动.现有信息系统为保证自身安全,势必需要迁移至新一代抗量子公钥加密算法,迁移过程存在巨大的挑战与机遇.对迁移过程的研究已在美国、欧盟等国家和地区广泛推动开展、成为趋势.区块链的安全性依赖于现代密码学,特别是公钥签名技术,因此这一迁移也是区块链长效安全的必经之路.本文介绍了后量子密码迁移策略,讨论了现有区块链所应用的公钥密码如何向后量子密码进行迁移,提出下一步研究方向.     

基于MLWE的格密码高效硬件实现

后量子密码的发展已经引起各界的广泛关注,硬件实现效率是后量子密码最终标准的重要衡量指标之一。其中基于模误差学习问题(Module Learning With Errors,MLWE)的CRYSTALS-Kyber格密码是NIST第三轮后量子密码标准中最有希望的一种加密方案,可变的公钥矩阵维度参数k将基于MLWE的公钥加密方案的安全性扩展到不同级别,相较于其他格密码方案更具灵活性和安全性。本文首先分析了基于NIST第三轮最新参数q=3329的MLWE的格密码公钥加密方案的算法理论,并针对其中的核心模块—多项式乘法模块提出了两种不同的硬件实现方式。两种多项式乘法硬件实现方式都是采用基于频率抽取的数论变换(Number Theoretic Transform,NTT)算法,使用NTT算法实现多项式乘法降低了传统算法实现的线性复杂度,在硬件结构上能够面对不同应用场景进行优化,因此本文针对NTT算法中循环计算的核心模块提出了两种不同的优化硬件结构。一是面积和执行时间折中的迭代型NTT硬件结构,二是高性能低时延的多路延时转接(Multi-path Delay Commutator)的流水型NTT硬件结构;并且针对于面积时间均衡的迭代型NTT模块设计了一种整体MLWE硬件实现结构。与已有的先进设计相比,本文的流水型NTT结构具备更好的速度性能,在速度上相较于之前的设计分别提升11.64%和59.43%。而对于使用迭代型NTT的MLWE整体实现方案,本文的设计使用了最少的周期和最小的面积时间乘积(Area-Time-Product,ATP),其效率比最新发表的工作的硬件效率实现高2倍左右。     

格基密钥封装算法OSKR/OKAI硬件高效实现

量子计算技术的快速发展为现有公钥密码体系(RSA、椭圆曲线密码等)带来了巨大的挑战,为了抵御量子计算的攻击,后量子密码技术受到了学术界和工业界的广泛研究.其中,格基密码方案具有良好的安全性与实现效率,成为后量子密码领域的主要研究方向之一.最近,美国标准与技术研究院公布了基于模格MLWE困难问题的Kyber算法作为密钥封装方案的标准,2019年我国举行的后量子密码算法竞赛的一等奖获奖算法Aigis也是基于同类困难问题.基于非对称密钥共识机制、混合数论变换、封装512比特密钥长度等技术,我国学者进一步提出了Kyber和Aigis的优化算法:OSKR和OKAI.针对算法设计高效、统一的硬件架构对我国推进后量子密码的标准化进程具有重要的借鉴意义.本文基于FPGA平台设计实现OSKR和OKAI两种算法的专用电路结构,主要工作如下:设计了一种四并行的多项式运算模块,可实现多种模值参数(3329和7681)下的数论变换、多项式乘法、多项式压缩等运算过程,从而提升了算法的整体运行效率;在此基础上设计了多功能采样模块、编解码模块和存储模块等,充分利用FPGA平台并行性的特点研究核心运算模块的优化设计.考...     

SHA-1加密算法的硬件设计

该文介绍了一种在消息验证领域普遍使用的加密算法———SHA-1,阐述了硬件设计的思想和优化方法,以及用现场可编程逻辑阵列(FPGA)进行测试的结果。该设计在计算机安全领域有广泛的用途。     

小面积高性能的SHA-1/SHA-256/SM3IP复用电路的设计

Hash算法的快速发展导致了两个问题,一个是旧算法与新算法在应用于产品时更新换代的问题,另一个是基于应用环境的安全性选择不同算法时的复用问题。为解决这两个问题,实现了SHA-1/SHA-256/SM3算法的IP复用电路,电路采用循环展开方式,并加入流水线的设计,在支持多种算法的同时,还具有小面积高性能的优势。首先,基于Xilinx Virtex-6FPGA对电路设计进行性能分析,电路共占用776Slice单元,最大吞吐率可以达到0.964Gbps。然后,采用SMIC 0.13μm CMOS工艺实现了该设计,最后电路的面积是30.6k门,比单独实现三种算法的电路面积总和减小了41.7%,工作频率是177.62 MHz,最大吞吐率达到1.34Gbps。     

基于编码的后量子公钥密码研究进展

基于编码的公钥密码由于能抵抗量子攻击和美国NIST后量子公钥密码算法的征集而受到越来越多的关注。本文主要围绕最近的基于编码的NIST抗量子攻击公钥密码征集算法,梳理基于编码的公钥方案具有的特点,即三种加密方式,三种重要的参与码类,三种安全性基于的困难问题,为对这方面有兴趣的科研人员提供一篇综述性论文。     

ECC密码算法的低功耗硬件实现研究

椭圆曲线密码算法作为高安全性的公钥密码;ECC算法的优化和软硬件实现是当前的研究热点;采用硬件实现椭圆曲线密码算法具有速度快、安全性高的特点,随着功耗分析、旁路攻击等新型分析方法的发展,密码算法硬件实现中的低功耗设计越来越重要;针对椭圆曲线密码算法的特点,主要对该算法芯片设计中的低功耗设计方法进行探讨.     

特洛依木马攻击下的量子密码安全性

研究了特洛伊木马对量子密码算法的攻击.首先分析了以EPR纠缠量子比特为密钥的量子密码算法在特洛伊木马攻击下的脆弱性.在此基础上,基于非正交纠缠量子比特提出了一个改进方案.该方案能有效地防止特洛伊木马的攻击.     

Implementation of the SHA-2 Hash Family Standard Using FPGAs

The continued growth of both wired and wireless communications has triggered the revolution for the generation of new cryptographic algorithms. SHA-2 hash family is a new standard in the widely used hash functions category. An architecture and the VLSI implementation of this standard are proposed in this work. The proposed architecture supports a multi-mode operation in the sense that it performs all the three hash functions (256, 384 and 512) of the SHA-2 standard. The proposed system is compared with the implementation of each hash function in a separate FPGA device. Comparing with previous designs, the introduced system can work in higher operation frequency and needs less silicon area resources. The achieved performance in the term of throughput of the proposed system/architecture is much higher (in a range from 277 to 417%) than the other hardware implementations. The introduced architecture also performs much better than the implementations of the existing standard SHA-1, and also offers a higher security level strength. The proposed system could be used for the implementation of integrity units, and in many other sensitive cryptographic applications, such as, digital signatures, message authentication codes and random number generators.     

Hardware Design and Implementation of ElGamal Public-Key Cryptography Algorithm

ABSTRACT

Demands on secure communications have increased dramatically in the last few years. Cryptography is widely used for secure data transmission. In fact, cryptographic algorithms are expected to be embedded in most applications that involve transfer of private information. The ElGamal public-key cryptography (PKC) algorithm is considered to be one of the most efficient and popular algorithms that provides a high level of security. In this article, we propose a hardware design and an implementation using FPGAs for ElGamal PKC algorithm. Experimental results of the implementation are presented, analyzed, and discussed.     

基于FPGA的SHA-1算法的设计与实现

SHA-1算法是目前常用的安全散列算法，被广泛地应用于电子商务等信息安全领域。为了满足安全散列算法的计算速度，该文将SHA-1分成5个硬件结构模块来实现，每个模块可以独立工作。对其进行了优化，达到了缩短关键路径的目的，提高了计算速度。独立的模块使得对每个模块的修改都不会影响其他模块的工作，为模块的进一步优化提供了方便。     

SHA-3的安全性分析*

为分析Hash函数新标准SHA-3算法的安全性,从算法统计性能和轮函数Keccak-f的对称性两个方面对其进行测试。测试结果表明,SHA-3算法雪崩效应良好,平均变化比特数和平均变化概率都非常接近理想值且方差比较小,具有较高的稳定性和较低的碰撞程度; Keccak-f中添加常数的变换会严重扰乱轮函数的对称性,利用轮函数对称性对SHA-3进行内部差分攻击只适用于轮数较少的情况。     

安全散列算法SHA-1的研究

信息加密技术是当今保障网络安全的一种重要手段,加密算法已成为人们研究的一个热点。对SHA-1算法进行了深入研究,介绍了SHA-1算法的特性和应用,并对SHA-1算法原理及实现进行了分析。     

CRYSTAL-KYBER硬件设计优化空间探索

公钥密码学对全球数字信息系统的安全起着至关重要的作用。然而,随着量子计算机研究的发展和Shor算法等的出现,公钥密码学的安全性受到了潜在的极大的威胁。因此,能够抵抗量子计算机攻击的密码算法开始受到密码学界的关注,美国国家标准与技术研究院(National Institute of Standards and Technology,NIST)发起了后量子密码(Post-quantum cryptography,PQC)算法标准全球征集竞赛。在参选的算法中,基于格的算法在安全性、公钥私钥尺寸和运算速度中达到了较好的权衡,因此是最有潜力的后量子加密算法体制。而CRYSTALS-KYBER作为基于格的密钥封装算法(Key encapsulation mechanism,KEM),通过了该全球征集竞赛的三轮遴选。对于后量子密码算法,算法的硬件实现效率是一个重要评价指标。因此,本文使用高层次综合工具(High-level synthesis,HLS),针对CRYSTALS-KYBER的三个主模块(密钥生成,密钥封装和密钥解封装),在不同参数集下探索了硬件设计的实现和优化空间。作为一种快速便捷的电路设计方法,HLS可以用来对不同算法的硬件实现进行高效和便捷的探索。本文利用该工具,对CRYSTALS-KYBER的软件代码进行了分析,并尝试不同的组合策略来优化HLS硬件实现结果,并最终获得了最优化的电路结构。同时,本文编写了tcl-perl协同脚本,以自动化地搜索最优优化策略,获得最优电路结构。实验结果表明,适度优化循环和时序约束可以大大提高HLS综合得到的KYBER电路性能。与已有的软件实现相比,本文具有明显的性能优势。与HLS实现工作相比,本文对Kyber-512的优化使得封装算法的性能提高了75%,解封装算法的性能提高了55.1%。与基准数据相比,密钥生成算法的性能提高了44.2%。对于CRYSTALS-KYBER的另外两个参数集(Kyber-768和Kyber-1024),本文也获得了类似的优化效果。     

AES算法的硬件实现分析与设计

分析了AES算法的结构特点,对算法的不同硬件实现方式进行了对比分析,分析结果表明,不同的实现方式在算法应用模式支持、运行频率、资源占用、吞吐量方面各有优缺点,需要根据具体应用需求采用合适的实现方式。对AES算法不同实现方式的分析以及提出的设计结构对于其他类似的分组密码算法实现也具有参考价值。