双极RF功率管的深阱结终端

给出了双极RF功率管新的深阱结终端结构.模拟分析表明,具有优化宽度、优化深度且填充绝缘介质的深阱结终端结构能使雪崩击穿电压提高到理想值的95%以上.实验结果表明,深阱结终端结构器件DCT260的BVCBO为理想值的94%,比传统终端结构器件高14%;与传统结构相比,在不减小散热面积的情况下,该结构还减小集电结面积和漏电流,器件的截止频率提高33%,功率增益提高1dB.     

采用深阱结构的耐压技术

讨论了基于深阱结构的提高器件击穿电压的技术。采用深阱结构的结终端技术，消除了平面工艺所产生的曲面结，从而使器件的击穿电压接近理想平行平面结的击穿电压。同时，该结终端技术还具有占用器件面积极小的优点；通过向阱中填充低介电常数的物质，深阱结构还能抑制工艺上的横向扩散，并能承受比硅材料更大的峰值电场。     

一种提高硅双极器件频率和功率的新技术

提出了一种能同时提高硅双极器件频率和功率的新技术－具有深阱终端结构的新型梳状深阱结构技术。采用ＭＥＤＩＣＩ模拟分析表明,该技术可交双极器件的击穿电压ＢＶＣＢ０提高到平行平面结的９０％以上;可减小寄生效应和漏电流,有助于提高小电流β０;可适当的增加集电区掺杂浓度,减小τｄ,同时提高ＩＣＭ和Ｐｏ。     

一种VLD结构VDMOS终端设计

垂直双扩散金属氧化物场效应晶体管(Vertical Double-diffused Metal-Oxide-Semiconductor Field Effect Transistor,VDMOS)终端设计中,场限环结构被广泛应用,但随着器件耐压的增加,场限环终端在效率、占用面积方面的劣势也越发明显。结合横向变掺杂的原理,在成熟的场限环工艺基础上,只更改深阱杂质注入窗口大小与距离,设计了一种800 V VDMOS终端结构,击穿电压仿真值达到938.5 V,为平行平面结击穿电压的93.29%,有效终端长度仅为137.4 μm。     

一种适用于射频集成电路的抗击穿LDMOS设计

提出了一种具有深阱结构的RF LDMOS,该结构改善了表面电场分布,从而提高了器件的击穿电压。通过sil-vaco器件模拟软件对该结构进行验证,并对器件的掺杂浓度、阱宽、阱深、栅长进行优化,结果表明,在保证LDMOS器件参数不变的条件下,采用深阱工艺可使其击穿电压提升50%以上。     

一种沟槽-场限环复合终端结构的设计

为了改善硅功率器件击穿电压性能以及改善IGBT电流的流动方向,提出了一种沟槽-场限环复合终端结构。分别在主结处引入浮空多晶硅沟槽,在场限环的左侧引入带介质的沟槽,沟槽右侧与场限环左侧横向扩展界面刚好交接。结果表明,这一结构改善了IGBT主结电流丝分布,将一部分电流路径改为纵向流动,改变了碰撞电离路径,在提高主结电势的同时也提高器件终端结构的可靠性;带介质槽的场限环结构进一步缩短了终端长度,其横纵耗尽比为3.79,较传统设计的场限环结构横纵耗尽比减少了1.48%,硅片利用率提高,进而减小芯片面积,节约制造成本。此方法在场限环终端设计中非常有效。     

1 200 V沟槽栅场截止型IGBT终端设计

利用二维半导体工艺及器件模拟工具,从结掺杂浓度、P阱与P环间距、P环尺寸控制3个方面分析了半绝缘多晶硅终端结构的击穿电压,提出了应用于1 200 V沟槽栅场截止型IGBT的终端解决方案。从结的深度和终端长度两方面,将SIPOS终端技术与标准的场环场板终端技术进行了对比。结果表明,采用SIPOS终端结构并结合降低表面场技术,使得终端尺寸有效减小了58%,并且,采用SIPOS技术的终端区域击穿电压受结深的影响较小,有利于实际制造工艺的控制和IGBT器件稳定性的提升。     

单区JTE加场板终端结构的优化设计

为了提高芯片面积利用率,采用单区结终端扩展(JTE)与复合场板技术设计了一款700 V VDMOS的终端结构。借助Sentaurus TCAD仿真软件,研究单区JTE注入剂量、JTE窗口长度和金属场板长度与击穿电压的关系,优化结构参数,改善表面和体内电场分布,提高器件的耐压。最终在120.4mm的有效终端长度上实现了838 V的击穿电压,表面最大电场为2.03×10~5 V/cm,小于工业界判断器件击穿的表面最大电场值(2.5×10~5 V/cm),受界面态电荷的影响小,具有较高的可靠性,且与高压深阱VDMOS工艺兼容,没有增加额外的掩膜和工艺步骤。     

一款700 V VDMOSFET结终端结构设计

为了提高功率器件结终端击穿电压,节约芯片面积,设计了一款700 V VDMOSFET结终端结构。在不增加额外工艺步骤和掩膜的前提下,该结构采用场限环-场板联合结终端技术,通过调整结终端场限环和场板的结构参数,在151μm的有效终端长度上达到了772 V的击穿电压,表面电场分布相对均匀且最大表面场强为2.27×105V/cm,小于工业界判断器件击穿场强标准(2.5×105 V/cm)。在保证相同的击穿电压下,比其他文献中同类结终端结构节约面积26%,实现了耐压和可靠性的要求,提高了结终端面积的利用效率。     

一种抑制单粒子瞬态响应的SiGe HBT工艺加固技术仿真

基于0.13 μm SiGe BiCMOS工艺,开展了无深槽NPN SiGe HBT工艺和器件仿真。模拟了带深P阱SiGe HBT的制备过程、常规电学特性和重离子单粒子效应。该器件与常规器件相比表现出更优的单粒子瞬态(SET)特性,在关态的SET响应峰值下降了80%,在最大特征频率工作点的SET响应峰值下降了27%,瞬态保持时间也大幅减小。使用深N阱和深P阱隔离同时抑制了集电区-衬底结的漂移载流子收集和衬底扩散载流子收集的过程,极大地提高了器件的SET性能。     

一种新的梳状基区RF功率晶体管

给出一种新的 RF功率器件结构 -梳状基区结构 .在不增加本征集电结面积的情况下 ,该结构能显著改善 RF功率晶体管散热特性 ,增大器件的耗散功率和输出功率 ,较好地缓解了传统结构中高工作频率与大输出功率之间的矛盾 .模拟分析表明 ,采用该结构 ,器件的雪崩击穿电压能提高到理想平行平面结的 90 %以上 ,器件的大电流特性和频率特性也有所改进 .采用该技术制作的试验样管 DCT375同传统结构器件相比 ,其热电特性得到显著的改善 .这种结构为新型超高频、微波大功率管的研制开辟了新途径 .     

Trenched‐Sinker LDMOSFET (TS‐LDMOS) Structure for 2 GHz Power Amplifiers

This paper proposes a new LDMOSFET structure with a trenched sinker for high‐power RF amplifiers. Using a low‐temperature, deep‐trench technology, we succeeded in drastically shrinking the sinker area to one‐third the size of the conventional diffusion‐type structure. The RF performance of the proposed device with a channel width of 5 mm showed a small signal gain of 16.5 dB and a maximum peak power of 32 dBm with a power‐added efficiency of 25% at 2 GHz. Furthermore, the trench sinker, which was applied to the guard ring to suppress coupling between inductors, showed an excellent blocking performance below ?40 dB at a frequency of up to 20 GHz. These results confirm that the proposed trenched sinker should be an effective technology both as a compact sinker for RF power devices and as a guard ring against coupling.     

射频功率晶体管的多晶硅二氧化硅夹心深槽场限制环新结构

提出一种二氧化硅/多晶硅/二氧化硅夹心深槽场限制环新结构来提高晶体管的击穿电压.模拟结果显示,该结构可以使射频功率双极性晶体管的击穿电压几乎100%达到平行平面结的理想值     

射频功率晶体管的多晶硅二氧化硅夹心深槽场限制环新结构

提出一种二氧化硅/多晶硅/二氧化硅夹心深槽场限制环新结构来提高晶体管的击穿电压.模拟结果显示,该结构可以使射频功率双极性晶体管的击穿电压几乎100%达到平行平面结的理想值.     

沟槽负斜角终端结构的耐压机理与击穿特性分析

对常用的场限环(FLR)和正、负斜角终端结构的耐压机理进行了简要分析,讨论了其结构参数的优化方法.基于GTR台面终端结构,在功率MOSFET中引入了一种类似的沟槽负斜角终端结构.利用1SE软件对其耐压机理和击穿特性进行了模拟与分析.结果表明,采用沟槽负斜角终端结构会使功率MOSFET的耐压达到其平行平面结击穿电压的92...     

Power semiconductor devices: an overview

Advances in power semiconductor devices are discussed, focusing on the adaptation of silicon integrated circuit wafer processing methods to the design and fabrication of power devices. Some basic properties of power devices are reviewed, along with recent adaptations of wafer processing technology. Two trends are discerned: increasing use of self-aligned, double diffused MOS gate structures to achieve devices with low-current drive requirements; and movement toward an ideal one-dimensional device, thereby making more efficient use of the available area. Different devices are compared. Techniques that have potential for use in power device are discussed: use of trenches, direct wafer bonding, cellular bipolar transistors, and junction termination. The combination of power switches with control logic on the same chip is briefly considered     

A novel trench termination design for 100-V TMBS diode application

In this letter, a novel trench termination structure that can inhibit the reverse leakage current substantially and reduce the process cost is introduced. For trench type power devices, such as trench MOS barrier Schottky (TMBS) diodes, this new termination structure can be processed simultaneously with the active region without any additional mask. Simulation and experimental results show that TMBS diodes with this new termination structure can achieve a reverse blocking voltage of 100 V with a leakage current density as low as 8.4×10^-4 A/cm²     

Submicrometer salicide CMOS devices with self-aligned shallow/deepjunctions

The use of triple-layer oxide/nitride/PETEOS (plasma-enhanced TEOS) gate spacer, CMOS (T-MOS) structure to form shallow/deep junctions with the deep junction self-aligned to the silicide layer on the source/drain area of submicrometer CMOS devices is discussed. Due to the disposable PETEOS spacer layer, only two masks (one for each channel) are needed to form this source/drain junction signature. A T-MOS structure of 0.5-μm physical gate length has been demonstrated with good device characteristics and ideal junction leakage properties. This T-MOS process, with its moderated doped drain (MDD) structure, is a promising device choice for deep-submicrometer CMOS devices