最坏情况下无源EMI滤波器的设计

为了解决实际应用中的无源滤波器阻抗失配问题,首先从无源滤波器的基本设计原理出发,对无源EMI滤波器的设计进行了分析和讨论,并立足于理论基础,对其进行了较为详细的讨论和设计,应用匹配网络法,重点讨论了最坏情况下无源EMI滤波器的设计方法.最后对设计结果进行了仿真和分析,通过仿真结果对结论进行了验证.     

基于Simulink的取样锁相环非线性分析

提出了采用Matlab中的仿真工具箱Simulink建立二阶无源比例积分取样锁相环的近似相位模型,并对该模型在不同条件下进行仿真.分析了时间常数、环路增益和采样周期的改变对二阶无源比例积分取样锁相环非线性捕获时间的影响,通过二阶取样锁相环快速捕获的方法,提出了改善二阶无源比例积分取样环的非线性性能的途径,对取样锁相环的研究与设计有着积极的意义.     

高阶电荷泵锁相环环路滤波器的设计

考虑到电荷泵锁相环离散采样特性,本文提出了高阶电荷泵锁相环环路滤波器的模块化设计方法.它可以将电荷泵锁相环设计成任意要求的阶和型.这样的锁相环既能消除相位抖动,又能跟踪大的频率阶跃或斜升的输入信号.通过对所设计的电荷泵锁相环稳定性和特征分析,确定了环路参数的选择范围,得出n阶n型的锁相环均优于其他类型.对两种类型的电荷泵锁相环的仿真,结果表明了设计方法的有效性和分析方法的正确性.本文的设计方法为高阶电荷泵锁相环滤波器的设计提供了重要的参考和指导.     

基于遗传算法无源电力滤波器的优化设计

针对无源电力滤波器的参数选择比较困难,普通设计方法中过分依赖经验,优化能力不强的问题,研究了一种基于遗传算法的无源电力滤波器设计方法。利用遗传算法全局寻优的特点,对无源滤波器成本、无功补偿和滤波效果3个指标进行全局优化,并通过改变遗传交叉和变异概率来克服算法早熟收敛的情况。同时开发出界面友好,多种参数自选的自动设计软件,可帮助设计人员方便地进行无源电力滤波器的设计。某大型电机的实际滤波结果表明,所提出的设计方法正确有效,所开发的软件实用性强。     

单相光伏逆变器关键技术探讨

以 TMS320F28335为核心处理器,对单相光伏逆变器的 A/D 采样、锁相环、滤波器设计3项关键技术进行探讨。文中给出了 A/D 采样硬件电路、快速傅里叶算法、锁相环硬件电路和软件编程思路,以及 LCL 滤波器基本约束条件以及电感磁环对滤波的影响。通过对300 W 单相逆变器参数的设计完成了实验样机,并实现并网。     

基于双DSP的智能有源无功补偿器

将无源滤波器和有源滤波器组合起来的混合型滤波器综合了有源和无源滤波器的优势,对电力系统的性能的提高具有更好的作用。目前市场的混合型有源滤波器主要是针对不同工况环境条件单独进行设计的,因此其无源滤波和无功补偿部分的硬件都是针对一种谐波滤波电路进行设计的,设计单一,不能对变化的电网情况进行变化。在实际的电网系统中,同一个电网,在不同的用电情况下,电网的谐波和无功情况是不同的,所以该文提出了一种综合性的无源滤波器的设计方式。采用可控晶闸管作为控制电容器和电抗器的开关,可以将电容器和电抗器进行不同组合。在用电单位发生变化的时候,可以根据监测的信号的特性进行分析和计算,总结出最优的滤波组合,使控制效果达到最优。通过模拟实验进行验证,输入不同的模拟信号进行采样信号分析,系统对不同的信号源做出了不同的控制策略,其结果是可靠的令人满意的。     

一种可编程全数字锁相环的设计与实现

针对传统的全数字锁相环电路参数不可调、锁相速度慢及锁相范围窄的缺点,提出了一种可编程全数字锁相环。采用电子设计自动化技术完成了该系统设计,并对所设计的电路进行了计算机仿真与分析,最后,采用FPGA予以硬件电路的实现;系统仿真与硬件实验证明,该锁相环中数字滤波器和数控振荡器的参数可以自主设定,改变数字滤波器的参数可加快锁相速度,改变数控振荡器的参数可扩大锁相范围;该锁相环具有锁相速度快、锁相范围宽、电路结构简单、参数设计灵活和易于集成等优点,可适用于许多不同用途的领域。     

一种改进的PMSM高频方波注入无位置检测方法

针对内置式永磁同步电机(IPMSM)无位置传感器控制的低速域转子位置检测,提出了一种基于无滤波器高频方波电流注入结合正切锁相环的低速域无位置传感器控制的新方法。通过在估计的同步旋转坐标系的直轴上注入高频方波电流信号,提取交直轴电流环在静止坐标系中的输出电压量,通过积分离散化的方法提取带有转子位置信息的信号,省去了滤波器的使用。采用正切锁相环对转子位置进行估计。所提方法结构简单,易于实现,无需设计低通滤波器,通过搭建仿真模型验证了所提方法在变速运行和突加负载两种工况下都具有良好的稳定性。     

基于DPMR协议的900M无中心系统的载波同步技术

根据信息产业部无线电管理局下达的信无函[2002] 10号文和欧洲电信标准协会(ETSI)推出的dPMR协议,提出一种适用于民用对讲机的基于dPMR协议的900M无中心系统.在高动态载波信号的条件下,分别分析了锁频环和锁相环的实现算法及其数字滤波器参数的设计,为系统的载波同步模块提出一种二阶锁频环辅助二阶锁相环的载波同步方案.通过MATLAB对整体方案进行仿真,表明了设计的载波同步方案的可行性及有效性.     

一种实用的5阶电荷泵锁相环性能分析与设计仿真

本文在分析5阶锁相环基本原理和线性化数学模型的基础上,给出了一种实用的4阶环路滤波器的设计方法,用Matlab编程计算锁相环的参数;用ADS工具对系统性能进行仿真,仿真结果与预期结果相吻合;比较了具有相同环路带宽和相位裕度下的高阶锁相环的杂散性能。这对5阶电荷泵锁相环的系统设计和仿真有一定的指导意义。     

低相噪低杂散C波段频率合成器的设计

直接数字频率合成（DDS）＋锁相环（PLL）是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍,然后着重利用DDS内环分频式合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终用试验结果证明了该方案的可行性。     

低杂散低相噪频率合成器的设计

DDS＋PLL是目前频率合成技术的常用组合方式之一。首先就DDS＋PLL的几种常用合成方式的特点进行了简单介绍．然后着重利用DDS激励PLL的混频合成方式,实现了一种低杂散低相噪的频率合成器的设计。设计中首先在理论分析的基础上选出了合理的设计方案,然后对各项指标进行了可行性分析,尤其对输出相位噪声和组合杂散进行了详尽的阐述。最终通过理论分析,合理的选取时钟频率巧妙地避开了近端的杂散,用试验结果证明了该方案的可行性。     

基于软件接收机技术的低载噪比信号自适应鲁棒锁相环研究

在低载噪比条件下能够对GPS信号进行连续、精确地跟踪是GPS技术的重要研究方向. 论文以软件接收机平台为基础, 开发了适用于低载噪比信号跟踪的自适应鲁棒锁相环. 综合考虑了低载噪比信号对传统环路的影响, 建立了并行相关跟踪环路. 论文首先研究了处理独立噪声的线性最优估计滤波器, 进一步研究了基于三段式函数自适应调节因子的自适应鲁棒滤波器. 当接收到的信号比较理想时, 该新型滤波器的性能与标准Kalman滤波器基本相同. 当接收到的信号较弱或受到干扰时, 该新型滤波器能够根据接收到信号中的总相位抖动噪声智能地调节环路参数. 通过动态的平衡动态方程和量测方程对最优估值的权值贡献, 能够有效的抵制观测量野值和动态模型的建模误差对滤波器的影响. 论文通过一组实测数据对相关算法进行了验证. 试验结果证明在载噪比为24dB-Hz的弱信号条件下, 锁相环的相位跟踪误差标准差能够达到0.01周, 明显的改善了锁相环对弱信号的跟踪性能.     

锁相环技术在频率跟踪中的应用研究

本文介绍锁相环及其频率跟踪的基本原理,给出二阶锁相环和四阶锁相环的设计依据。在此基础上,对四阶锁相环实现频率跟踪的转换时间进行了仿真,就如何减小频率跟踪的转换时间提供了可行方法。通过对锁相环的分析和仿真,达到优化设计频率跟踪方案的目的。     

基于ADF4108的频率合成器设计

本文分析锁相环（PLL）频率合成器的基本原理,并简单地介绍了ADI公司的集成锁相环芯片ADF4108的结构和性能。然后基于ADF4108芯片设计出一种频率合成器的方案,在该方案中,包含了环路滤波器的设计。通过ADIsimPLL3．1软件仿真,结果显示其相位噪声到达-99．27dBc@10kHz,并且系统工作稳定。     

动态电力滤波器的设计

为了很好地消除电力系统中的谐波，提出了一种动态电力滤波器设计方案，它是在无源电力滤波器基础上，通过反并联晶闸管来控制滤波支路的投切。采用了频谱分析法和电压过零点控制相应的滤波支路投入运行。该动态电力滤波器结构简单、操作简便、造价低廉、维修容易，还具有动态稳定性高、选择性强、与系统谐振几率小、投切瞬间不存在振荡等优点。通过仿真，该动态电力滤波器能够很好地滤除谐波源中的各次谐波。     

基于新型Type-1 PLL的永磁同步电机转子位置估计方法

为了提高表贴式永磁同步电机的调速性能,提出一种基于新型锁相环(PLL)的转子位置估计方法.首先,针对表贴式永磁同步电机定子反电动势进行谐波分析,定义谐波成分在旋转坐标系下的表现形式;然后,为提高转子位置估计性能,针对特定谐波成分设计由自适应陷波器(ANF)和低通滤波器(LPF)串级组成的新型滤波器;最后,对新型PLL与同步旋转坐标系锁相环(SRF-PLL)进行对比仿真实验,实验结果表明,所提出的新型PLL不仅能保证较高的估计精度,而且具有较快的转子位置跟踪速度和较强的滤波性能.     

一种全数字锁相环的设计与应用

介绍一种采用FPGA设计实现的ADPLL的结构及特点,并用该锁相环产生SDH设备的外同步时钟。由于该锁相环的负反馈时钟采用了初始受控分频设计、并采用了合理的环路滤波算法,该ADPLL同传统的数字锁相环(DPLL)一样,在参考源切换过程中输出时钟平滑稳定;同时也和传统的模拟锁相环(APLL)一样,在锁定状态下有稳态相差。对输出时钟的测试表明,该ADPLL产生的SDH外同步输出时钟满足系统的应用要求。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。