可编程高清视频和图像处理平台

CEVA—MM3000是一款完全可编程的高清（HD）视频和成像平台,该平台专为新一代联网便携式多媒体和家庭娱乐设备而设计。该低功耗平台基于异构（heterogeneous）、可扩展的多内核架构,能够以最高60f／s（frames per second）的帧速进行全高清1080p视频解码和编码,支持H．264、VCl、RealVideo、AVS、VP6／7／8等先进的视频标准,     

CEVA推出新的数字视频稳定器软件模块

CEVA公司宣布为CEVA—MM3000图像和视觉平台提供数字视频稳定器（digital video stabilizer,DVS）软件模块，为下一代智能手机和移动设备带来更先进的成像能力。该DVS模块经过高度优化，在CEVA—MM3000平台上使用最小处理负荷和极低的内存宽带进行实时工作。     

CEVA与Tessera携手于MM2000便携式多媒体平台上提供嵌入式图像增强技术

全球领先的硅产品知识产权（SIP）平台解决方案和数字信号处理器（DSP）内核授权厂商CEVA公司,宣布在CEVA的便携式多媒体平台CEVA-MM2000上。提供Tessera的FotoNation嵌入式图像增强解决方案。CEVA在日本横滨市举行的台积电技术研讨会（TSMC Technology Symposium）上。向与会者现场演示了这些技术。     

适用于移动终端的DSP内核和系统平台 具有增强的存储架构，减少了门电路数目

CEVA—X1622 DSP内核和CEVA-XS1102系统平台适用于3．5G／HSDPA手机、WiMax／WiBro终端设备和智能手机。其中，CEVA—X1622是高性能、低功耗和完全可综合的DSP内核，具有增强的存储架构，包括可配置的存储容量（64KB或128KB）和可配置的存储结构（2或4个模块），比CEVA—X系列其他产品减少了门电路数目。利用面积优化的实施方案和片上仿真模块（OCEM）的增强性能，     

CEVA发布业界首个用于联网多媒体设备的多用途可编程高清视频和图像处理平台

CEVA公司发布完全可编程的高清（HD）视频和成像平台CEVA—MM3000,该平台专为新一代联网便携式多媒体和家庭娱乐设备而设计。     

CEVA大力拓展中国市场

全球知名的硅产品知识产权（SIP）平台解决方案和数字信号处理器（DSP）内核授权厂商CEVA公司宣布，已经可以提供最新的产品和工具，支持基于其业界领先的CEVA—xc通信处理器的无线通信设计开发。该公司目前在北京展示了全新的软件产品CEVA LTE—Lib，宣布了合作伙伴计划CEVA—XCnet，并演示了mimoOnGrnbH合作开发的LTE用户设备。     

2006年由CEVA发动的芯片组出货量创新纪录

专业向无线、消费者和多媒体应用提供创新的知识产权（IP）平台解决方案和数字信号处理器（DSP）内核的领先授权厂商CEVA公司宣布，2006年CEVAIP在客户芯片组的出货量逾1．9亿单位，较2005年的1．31亿上升了45％。自CEVA于1991年推出首款DSP内核后，全球现已有超过10亿个芯片组使用CEVA的技术，涵盖各种广泛的应用。     

可编程低功耗DSP架构适用于先进无线标准

无线网络的未来将转向融合系统,支持用于蜂窝、Wi．Fi、DTV、白色空间（whitespace）等应用的最严苛的通信标准,灵活的统一平台是必不可少的。业内领先的硅产品知识产权（siP）平台解决方案和数字信号处理器（DSP）内核授权厂商CEVA公司,日前推出完全可编程的低功耗DSP架构框架CEVA．XC4000。     

OEVA和NXPSoftware合作

CEVA公司和NXPSoftware公司日前共同宣布,将合作提供适用于智能手机市场的增强型高清（enhancedHD）语音处理解决方案。这款方案集成了NXPSoftware市场领先的LifeVibesVoiceExperience软件和包括CEVA—TeakLite一4的CEVA—TeakLite系列DSP内核。     

CEVA为高清晰音频应用推出业界最高效的单核DSP解决方案

硅产品知识产权（SIP）平台解决方案和数字信号处理器（DSP）内核的全球领先授权厂商CEVA公司宣布,推出一款用于先进高清晰（HD）音频应用的完整单核解决方案,名为CEVA—HD-Audio^TM。这一可配置和可编程的平台能够满足家庭娱乐和消费产品（包括蓝光DVD、DTV、机顶盒及其他家庭A／V设备）最严苛的音频要求。     

HEVC并行解码器设计

新一代视频编码标准HEVC(High Efficiency Video Coding)主要面向高清及超高清视频编码,压缩效率相比之前的编码标准H.264有较大提高.但压缩效率的提高必然会带来计算的复杂化,为提高HEVC的解码效率,降低时延,提出了一种并行解码器架构.该并行解码器的设计是基于HEVC中熵片(Entropy slice)和波前并行处理(Wavefront Parallel Processing, WPP)技术的引入以及滤波器(Deblocking Filter)无相关性的特点.实验结果表明,该并行解码器能够充分利用硬件资源,提高解码效率.     

基于PC的AVS视频解码器软件优化

简要介绍了AVS视频编码标准的主要特点以及单指令多数据(SIMD)汇编指令集运算优势,通过分析AVS参考解码器软件的性能以及造成解码器速度瓶颈的原因,提出了基于SIMD汇编指令的优化方案,最终实现了基于PC的高清AVS视频实时解码.     

Platform-independent MB-based AVS video standard implementation

AVS1-P2 is the newest video standard of Audio Video coding Standard (AVS) workgroup of China, which provides close performance to H.264/AVC main profile with lower complexity. In this paper, a platform-independent software package with macroblock-based (MB-based) architecture is proposed to facilitate AVS video standard implementation on embedded system. Compared with the frame-based architecture, which is commonly utilized for PC platform oriented video applications, the MB-based decoder performs all of the decoding processes, except the high-level syntax parsing, in a set of MB-based buffers with adequate size for saving the information of the current MB and the neighboring reference MBs to minimize the on-chip memory and to save the time consumed in on-chip/off-chip data transfer. By modifying the data flow and decoding hierarchy, simulating the data transfer between the on-chip memory and the off-chip memory, and modularizing the buffer definition and management for low-level decoding kernels, the MB-based system architecture provides over 80% reduction in on-chip memory compared to the frame-based architecture when decoding 720p sequences. The storage complexity is also analyzed by referencing the performance evaluation of the MB-based decoder. The MB-based decoder implementation provides an efficient reference to facilitate development of AVS applications on embedded system. The complexity analysis provides rough storage complexity requirements for AVS video standard implementation and optimization.     

一种低存储量需求的高效LDPC译码方法

提出了一种高效的低密度奇偶校验码（LDPC）译码方法,相对于传统译码方法,仅需增加少量存储量便能获得接近2 倍的吞吐率增益.本文将修正的最小和算法与分组双向消息传递（STMP）译码算法相结合,提出了基于最小和的分组双向消息传递算法（MS-STMP）,并给出了相应的迭代交叠方案.随后讨论了交叠过程中2 种运算单元对存储器的访问.最后以中国地面数字电视传输（DTTB）标准中使用的一组LDPC 码为例,计算了MS-STMP 算法相对于传统双向消息传递（TPMP）算法的吞吐率增益和额外增加的存储量.计算结果表明,MS-STMP 算法平均增加44%的存储量,而将吞吐率平均提高到1.85 倍,相对于交叠（OMP）算法有明显的优势.     

Architectures for multi-threaded MVC-compliant multi-view video decoding and benchmark tests

3D video based on stereo/multi-view representations is becoming widely popular. Real-time encoding/decoding of such video is an important concern as the number and spatial/temporal resolution of views increase. We present a systematic method for design and optimization of multi-threaded multi-view video encoding/decoding algorithms using multi-core processors and provide benchmark results for real-time decoding. The proposed multi-core decoding architectures are compliant with the current MVC extension of H.264/AVC international standard, and enable multi-threaded processing with negligible loss of encoding efficiency and minimum processing overhead. Benchmark results show that multi-core processors and multi-threading decoding are necessary for real-time high-definition multi-view video decoding and display.     

H.264中CAVLC解码器的设计与优化

为了提高CAVLC解码器的解码速率,提出了一种优化的CAVLC解码器结构,主要包括level解码模块和RunBefore解码模块。level解码模块采用伪并行的结构解码幅值,实现了半个周期解码一个幅值;采用RunBefore与level快速合并的方法,在RunBefore解码完成的同时形成残差系数。建立了该优化结构的RTL模型,并验证了其功能的正确性。利用Xilinx公司的ISE13.3对该设计进行综合,结果显示该设计可以支持1 080 p高清视频的实时解码。     

基于Blackfin-DSP视频编码的系统优化与多核同步

描述了基于AD I公司的B LACKFIN系列高速DSP芯片实现的视频编解码系统,从系统框架和数据结构的角度介绍了如何对视频编解码系统进行构建和优化;阐述了多处理器在实际应用中的同步和通信问题。实验结果表明,该设计方案简洁有效地实时实现了H.263国际视频压缩标准。     

基于TVP5150的低功耗视频解码模块

模拟视频信号解码既是视频应用的重要部分,又是后级数字信号处理的基础。为了适应于便携式设备的发展,研究了一种以TI公司的视频解码芯片TVP5150为核心、MSP430F2013单片机为控制器件的低功耗视频解码模块。单片机控制TVP5150的I^2C总线以及与PC机的串口通信。文中主要阐述了系统硬件设计、PC机与单片机通信软件设计（包括PC机部分和单片机部分）、单片机I^2C总线控制软件设计以及模块输出信号的说明等。本模块的模拟视频信号解码为符合ITU-R BT656标准的数字YCbCr信号,具有良好的应用前景。     

A 160K Gates/4.5 KB SRAM H.264 Video Decoder for HDTV Applications

In this paper, a low-cost H.264/AVC video decoder design is presented for high definition television (HDTV) applications. Through optimization from algorithmic and architectural perspectives, the proposed design can achieve real-time H.264 video decoding on HD1080 video (1920 times 1088@30 Hz) when operating at 120 MHz with 320 mW power dissipation. Fabricated by using the TSMC one-poly six-metal 0.18 mum CMOS technology, the proposed design occupies 2.9times2.9 mm² silicon area with the hardware complexity of 160K gates and 4.5K bytes of local memory     

准循环LDPC码的部分并行译码算法

IEEE802.16e标准定义的准循环低密度奇偶校验(LDPC)码是一种线性分组码。针对LDPC码校验矩阵的稀疏准循环特性,对基于部分并行结构的归一化最小和(NMS)译码算法进行了研究,给出了译码信息量化和信息交换的方法。通过数值仿真验证了译码算法在高斯信道中的译码性能,并利用现场可编程门阵列(FPGA)对该译码算法进行了实现。