以太网MAC控制器的FPGA实现

介绍了一种简单的基于FPGA的以太网MAC控制器的实现方法。采用Verilog硬件描述语言,运用自顶而下的设计方法描述了MAC控制器的主要功能,并给出了关键模块的仿真波形。主要实现了半双工传输模式下的CSMA/CD协议、发送和接受数据帧的完全状态控制、以及对物理层(PHY)芯片寄存器的读写访问控制。     

基于FPGA的千兆以太网设计

千兆以太网拥有传输速度快、传输距离远、稳定可靠等优点,是当前嵌入式系统的应用热点。FPGA拥有丰富的逻辑和管脚资源,常用于高速数据处理和通信的嵌入式系统。本文描述一个基于FPGA的千兆以太网系统的设计,本设计在硬件上主要使用千兆以太网PHY芯片88E1111和Altera公司的StratixⅢ系列的FPGA,在FPGA的逻辑上实现NiosⅡ嵌入式系统和以太网的MAC控制器,在NiosⅡ系统的软件上移植入MicroC／OS-Ⅱ实时多任务操作系统和NicheStackTCP／IP协议堆栈。在FPGA上实现千兆以太网设计,有效提高了系统的可靠性和集成性,充分扩展FPGA的功能。     

基于FPGA的以太网MAC控制器的实现

以太网IEEE802.3协议根据LAN的特点,把数据链路层分成LLC(逻辑链路控制)和MAC(介质访问控制)两个子层.MAC层协议作为数据帧收发的基础,是以太网技术的核心,主要负责上层数据和物理层的数据流量控制和数据流的检测、校验工作.介绍了基于FPGA的10MHz/100MHz以太网MAC控制器的设计,整个设计用Verilog语言实现.自主设计开发验证板,使用Altera厂商的FPGA(EP1C20F400C8)并验证.     

一种MII/RMII/SMII可复用以太网接口收发器IP核设计

以太网技术的高速发展,使得利用以太网进行通信和数据交换已成为当今社会通信的潮流和方向。在很多以太网产品设计中都需要设计以太网接口电路,本文介绍了一种基于FPGA的10/100Mb/s以太网接口收发器的IP核设计。该IP核可工作于MII/RMII/SMII模式,通过FPGA验证可作为独立模块应用于相关以太网芯片设计中。     

基于Altera FPGA的千兆以太网实现方案

网络正在成为当今社会通信的骨干力量,现代化的设备迫切需要解决如何简捷高速的接入问题,描述了基于FPGA的嵌入式技术。利用Ahera公司的千兆以太网IP核,简要介绍使用Ahera的QuartusⅡ和niosⅡ IDE工具的设计流程设计千兆以太网控制器的方案。     

EOS中的吉比特以太网MAC控制器

EOS(EthernetOverSDH)是目前解决以太网远距离传输和传统电信网多业务接入的主要技术。设计实现了EOS的第一步——IEEE802.3定义的吉比特以太网MAC控制器,针对其中的两个问题(高速数据处理、流量控制的实现)给出了解决方案,并通过了FPGA硬件验证。     

基于Altera FPGA的千兆以太网实现方案

网络正在成为当今社会通信的骨干力量,现代化的设备迫切需要解决如何简捷高速的接入问题,描述了基于FPGA的嵌入式技术.利用Altera公司的千兆以太网IP核,简要介绍使用Ahem的QuartusⅡ和niosⅡ IDE工具的设计流程设计千兆以太网控制器的方案.     

基于FPGA的以太网控制器设计

针对嵌入式系统的底层网络接口给出了一种由FPGA实现的以太网控制器的设计方法,该控制器能支持10 Mbps和100 Mbps的传输速率以及半双工和全双工模式,同时可提供MII接口,可并通过外接以太网物理层(PHY)芯片来实现网络接入.     

双速自适应以太网MAC设计及FPGA验证

嵌入式以太网有着广泛的应用,是目前嵌入式系统研究的一个重要领域。设计了嵌入式以太网的媒体访问控制器（MAC）。简单介绍了以太网MAC子层协议;用Verilog-HDL设计了10/100Mb/s自适应以太网控制器,其中包括片上总线总线口、发送模块、接收模块和流量控制模块等几部分;建立了相关测试向量,在ModelSimPLUS6.4SE软件中进行了仿真和调试,并成功用ALTERA的FPGA进行了验证;逻辑仿真和物理板级验证结果都表明该设计实现了10/100Mb/s以太网通信的相关功能。     

IPTV网络测试仪中以太网控制器的设计与实现

针对IPTV网络的监测与维护,结合目前网络的快速演进,在综合考虑业务发展和运营商实际需求的基础上,设计了IPTV网络测试仪中的以太网控制器,对仪表的系统结构、以太网控制器的算法与链路层提取指标等进行了阐述,并通过FPGA对其进行仿真及验证,结果证明,此方案设计具有高度的可靠性和稳定性,在IPTV网络测试仪中得到了良好的应用。     

基于千兆以太网的高速图像数据传输系统实现

针对高速图像数据传输的实际需求设计了一种基于千兆以太网的大容量数据高速传输设计方案。该方案根据实际需求充分利用FPGA可重构性的优势,实现了以UDP协议为基础的自定义全双工MAC核,其优化的命令接收模式在接收端绕过了TCP/IP协议降低了FPGA端协议解析的复杂度与硬件开销;其流量可控并带有重传机制的数据上传模式可以与不同配置、不同工况的上位机稳定可靠高效率传输。实际最高传输速率达到稳定的49MB/s,性能优越。     

带自测功能的DDR2控制器设计

在研究了JEDEC制定的DDR2标准的基础上,基于对DDR2快速测试的目的,设计了一种带自测功能的新型DDR2控制器。该控制器既拥有常见的控制时序、刷新、初始化等功能,又可以在没有外部激励的情况下对DDR2进行测试。整个设计完全遵循JEDEC标准,采用自顶向下的设计方法,通过异步FIFO进行跨时钟域的信号通讯,接口部分兼容FPGA的MCB模块,可以实现和MCB的简单替代,最后用verilog语言进行描述并通过仿真验证和FPGA验证．达到了较高的性能和实现了要求的功能。与常见的控制器相比,本设计虽然增加了自测试功能,但综合后的面积只增加10％。     

用于多通道数据传输的SDRAM控制器设计与实现

介绍了SDRAM的结构和控制时序特点。阐明了SDRAM控制器在多通道数据传输中的电路对齐应用,并针对传输过程中各通道产生的数据延时提出了一种可行性的解决方案。最后根据SDRAM的基本控制命令,结合实际系统需要以及多通路数据采集中的FPGA和SDRAM接口设计要求,设计完成了一款高速、灵活的SDRAM控制器,并且为了便于后期调试,加入了SDRAM自检模式。仿真顺利通过并在硬件上调试成功。     

基于PCI总线的高速串口通信卡的设计

本文介绍了一种基于PCI 总线的高速串口通信卡的设计,采用PLX公司的PCI9054作为PCI总线桥接芯片,FPGA作为本地总线的控制器和系统主控单元,选用 LVPECL电平单模双纤光收发一体模块OCM3723为串口传输介质。最后介绍了利用visual C DDK进行设备驱动开发。本设计的高速串口通信卡,其通信速率可达80Mb/s ,传输距离超过10km。具有设计简单,速率快,可靠性高,传输距离远等特点,已经成功运用于某航天遥测系统。     

基于片上系统的GNSS兼容接收机设计与实现

提出了利用FPGA内的嵌入式软核NiosII代替专用DSP处理器和通用控制器,在单片FPGA内实现整个GNSS组合导航定位接收机的总体方案。分析了该模式下的快速捕获、相关器、载波跟踪环和码跟踪环算法理论与实现,给出了该组合接收机24h的静态测试结果。结果表明,该GNSS组合接收机设计满足要求。     

接触式IC卡控制器的设计与实现

描述了一种接触式IC卡接口控制器的设计,给出了接口控制器寄存器的配置、状态转换过程以及工作流程.此设计在IPoD(IP over DVB)项目中通过了FPGA的验证,而且基于Fujitsu的0.35mm的CE61工艺库通过了前后仿真,并用Design Compiler工具进行了综合.     

基于ARM＋FPGA的重构控制器设计

为满足可重配置系统的灵活性要求,介绍了一种“ARM处理器＋FPGA”结构的重构控制器的设计,提出由ARM微处理器通过模拟JTAG接口的FPGA在系统配置目标可编程器件的方法。给出系统设计的硬件结构,并详细介绍了JTAG在系统配置FPGA的时序要求,以及在此结构中如何利用IEEE JTAG 1149．1边界扫描测试技术和喵述JTAG总线标准的XSVF格式配置文件来实现对目标可编程器件进行在系统配置。     

基于AHB总线的SD/SDHC/MMC控制器设计

在分析了SD卡传输协议的基础上,给出了一种SD卡控制器设计方案.其特点是采用了高速的AHB接口和特殊的DMA传输方式,因此可应用于高速实时数据流的处理.该设计已通过FPGA验证并达到了设计目标.     

基于DSP、FPGA与CAN总线的跟踪控制器设计

DSP和FPGA组成的伺服控制系统能够满足复杂的控制算法要求。通过对TI公司的DSP控制芯片和ALTERA公司的FPGA芯片的功能和特点分析,结合CAN总线与上位机通信,设计了一种基于DSP、FPGA与CAN总线的跟踪控制器。给出了该控制器的功能和硬件结构,以及软件流程设计。重点介绍了该控制器的硬件资源选择,工作原理,基本功能模块构成及算法实现。该控制器能够满足高速跟踪的伺服系统在实时性、精确度和稳定性上的高要求,具有良好的功能扩展能力。