分割式Montgomery模乘运算的线性高基心动阵列新结构

本文基于提高并行性、加速模乘的思想，利用分割操作数的方法，提出了分割式Montgomery模乘算法（PMMM），并且基于C．D.Walter发明的心动阵列结构，提出了新的线性高基心动阵列模乘结构，较好地实现了PMMM。对于基r（r=2^w）的n位模乘运算，Walter使用（n＋1）（n＋2）个PF来实现Montgomery模乘，我们用n＋2个PE实现Montgomery模乘，最大并行性为Walter的2倍。将此结构应用于模幂运算，仅需一次预计算便可使得非平方模乘的输入输出延迟为walter中的1/2，且平方模乘延迟与其相当，从而提高了模幂的运算速度。当然，考虑到对速度和硬件资源的不同需求，我们也给出了使用n/2＋1个PE来计算模乘、模幂的实现算法，并做出了相应的数据分析。     

基于FPGA的多项式基下二进制域ECC点乘设计

文中基于经典蒙哥马利点乘算法,通过算法改进,模乘采用部分并行设计,在射影坐标系下实现模逆算法。通过VHDL语言进行设计描述,完成了椭圆曲线底层的模乘、模逆的模块设计,并通过一系列的状态机调用各个模块组合,最终完成点乘运算的设计。整个系统结构进行了优化处理,最终在Cyclone系列的EP2C35F484C5上,利用QuartusⅡ平台分析得出时钟频率为50．3MHZ,逻辑单元个数为25044个。     

RSA高速模乘单元的设计

论文分析了Montgomery算法,利用迭代加法之间的并行性提出了一种流水并行工作的硬件模乘结构。该结构具有时钟频率高,模幂运算时间短的优点,适合于RSA的模幂运算,可以极大提高RSA加密运算的效率,同时其体系结构适合于高阶Montgomery算法的实现。FPGA实现的结果表明,512位的高速模乘单元工作频率74.27MHZ;1024位的高速模乘单元工作频率73.94MHZ。模乘单元的面积与位宽成正比,而工作频率基本不变。基于此结构,512位的RSA运算时间为1.78ms,1024位的RSA运算时间为7.08ms。     

高速可重构高资源利用率统一模单元设计与研究

总结归纳了有限域层模乘、模加减、模除运算在算法级和硬件结构级的特点及兼容性。通过对大量主流有限域算法的对比、算法优化、流水加速设计及结构兼容扩展,提出了一种提升模运算结构兼容的模乘优化算法:改进的radix-4交错模乘算法。该算法关键路径短、结构简单,在兼容设计方面有优势,并能实现全流水加速运算,运算效率高,达到高速可重构的设计目的。不同于传统的结构,本文在此模乘基础上直接适配plus-minus模除和模加减,有效解决了资源浪费的问题。该统一模单元在65 nm CMOS工艺下进行综合,面积为0.22 mm~2,时钟频率为526 MHz。完成一次576 bit的模乘、模除运算分别用时0.55μs和2.98μs。     

大整数模幂的固定基窗口组合算法

模幂乘运算是实现公钥密码体制的一个很重要的运算,其运算速度从整体上决定了公钥密码体制的实现效率。通过采用预处理技术,将椭圆曲线的定点标量乘的固定基窗口方法应用在模幂运算中,与SMM算法进行组合得到一种新的求模幂乘算法——固定基窗口方法。对算法的原理与效率进行了分析,实验结果表明,算法的运算速度得到了有效提高。     

基于Montgomery模乘的RSA加密处理器

提出一种基4的Montgomery模乘算法及优化的硬件结构,将传统基2模乘运算迭代次数减少近一半。在该模乘模块基础上设计高速RSA加密处理器,采用进位保留形式的全并行模幂运算流程,避免长进位链和中间结果转换的问题。结果表明,该设计同时适应FPGA和ASIC实现,完成一次标准1 024位RSA加密运算仅需9 836个周期,加密速率提高50%以上。     

域椭圆曲线点乘的VLSI实现方法研究

为了实现椭圆曲线密码算法的高效性,提出了基于优化的底层有限域算法的点乘设计方法;基于对二进制有限域运算的研究,提出并行模乘算法和基于欧几里得算法的右移求逆算法,并在实现中进行优化,在此基础上采用蒙哥马利算法实现点乘的快速运算;根据该算法,提出了ECC硬件电路实现方法,并用Verilog RTL进行逻辑设计,最终在Xilinx的XC7A100T FPGA硬件平台上验证实现;通过仿真测试、综合验证和时序后仿真的结果分析,所设计电路的时钟频率可以达到110 MHz,运算速度可达2.92 ms,证明了设计的有效性和可行性。     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

快速大数模乘算法及其应用

大数模幂乘是 RSA、El Gamal、DSA等公钥密码算法和数字签名算法的基本运算 ,而大数模乘运算是快速实现模幂乘的关键 .本文在分析比较现有快速模乘算法的基础上 ,提出了一个基于滑动窗口的快速模乘算法 .由分析可知 ,当模 N的长度为 5 12位时 ,本算法平均只需做 5 0 7次 n- bit加法便可实现 A× B mod N运算 .该算法便于软件与硬件实现     

基于FPGA的Montgomery模乘器的高效实现*

为了提高椭圆曲线密码处理器的模乘速度,本文提出了一种更有效且更适合硬件实现的Montgomery算法。改进的算法分析了基于CSA加法器的Montgomery模乘算法,提出了多步CSA加法器的Montgomery算法,该算法能够在一个时钟内做多次CSA迭代运算,可以有效地降低时钟个数,进而提高模乘速度。通过Modelsim仿真工具仿真,正确完成一次256bits Montgomery模乘运算只需要16个时钟周期。在Altera EP3SL200F1517C2 FPGA中的运行结果表明：71.5MHz的时钟频率下,完成一次256位的模乘运算仅需要0.22微秒。     

RSA算法在TMS320C62x中的高速实现

根据TITMS320C62xDSP的结构和指令执行周期的特点,该文提出了一种优化的Montgomery模乘算法犤2犦,该算法适于TMS320C62xDSP,节省内存空间,大大提高了运算速度。模长为1024bit的一次RSA签名所用时间仅为12.1ms,一次签名验证时间仅为1.5ms,性能十分优越。     

基于FPGA椭圆曲线密码体制的研究

对基于FPGA椭圆曲线密码体制的实现进行全面研究,在Xilinx的FPGA上实现了二元有限域和椭圆曲线点运算的所有算法。将模乘算法、模逆算法、曲线点加算法、曲线点减算法、点乘算法、ECElgamal加密/解密方案、总线命令控制等在FPGA上完成仿真、综合和板级验证,并设计出具有PCI局部总线传输功能的加密/解密适配卡。研究中提出了新的基于正规基和正则基的比特串行模乘算法实现方案。     

基于支持向量机的RSA电磁旁路分析方法

针对在旁路分析过程中由于噪声的影响，不能直接观察出RSA的加密过程这一问题，提出结合支持向量机的旁路分析方法，从分类的角度对RSA二进制模幂运算中的平方、乘法操作进行识别，根据密钥与操作的相关性，推断出RSA二进制密钥序列。基于此，对移动设备PCM-9589F凌动主板进行了RSA电磁旁路分析研究，使用串口通信技术实现了对目标设备CPU的旁路电磁信号的采集，并采用基于边界的单类支持向量机的方法，以分类的正确率为70%为阈值，实现了对RSA二进制模幂运算中平方、乘法操作的识别，提取了OpenSSL加密库中1?024位RSA加密算法的二进制密钥序列。相比于传统的简单分析方法，克服了因旁路信号质量低而无法破解密钥的难题。     

基于250位模乘平台的Tate对最终模幂算法的改进

在只支持250 bits模乘的硬件平台上,实现457 bits的二元扩域Tate对Miller算法的（双线性对的一种）最终模幂运算。在计算过程中采用一种改进的Montgomery模乘算法和中国剩余定理算法。通过具体数据实现双线性对最终模幂的运算,使用数学软件Sage来验证这种改进方案的正确性。通过理论分析和数据计算可以证明使用该方案可实现457 bits最终模幂。     

一种Montgomery模幂乘硬件流水线实现算法

文章提出了一种基于Montgomery算法的模幂乘硬件流水线实现算法,该算法的核心是把模N乘上一个系数,使倍增后的模之低若干位(二进制)全为1,然后用倍增后的模进行Montgomery算法模幂乘运算。采用该算法,可以设计出用于实现RSA的高频流水线运算部件。     

分组密码RC6在TMS320C6201上的实现

在TI公司的DSP芯片TMS320C6201上实现分组密码RC6。利用TMS320C6201的特点利用汇编语言实现算法的加、解密过程,其中对128bits的RC6每秒钟实现加密157.1Mbits, 每秒解密154.2Mbits,实现速度比较理想。     

GF(2233)域上正规基模乘算法的FPGA实现研究

已有的对正规基模乘算法的研究大多针对较小的有限域，不利于将其直接扩展到像GF（2^233）等大有限域中进行FPGA设计实现。为在FPGA上实现正规基下的模乘算法，给出了一种在速度和资源两方面可以折衷的方案以及具体的FPGA实现算法，并实现了硬件描述语言程序设计。在Xilinx的FPGA器件的基础上，完成算法的仿真、综合、布局布线试验。试验表明，实现的模乘算法方案较其它方案更适合于FPGA编程实现。     

一种多功能阵列乘法器的设计方法

为了实现不同数制的乘法共享硬件资源,提出了一种可以实现基于IEEE754标准的64位双精度浮点与32位单精度浮点、32位整数和16位定点的多功能阵列乘法器的设计方法。采用超前进位加法和流水线技术实现乘法器性能的提高。设计了与TMS320C6701乘法指令兼容的乘法单元,仿真结果验证了设计方案的正确性。